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序号	专利名	申请号	申请日	公开（公告）号	公开（公告）日	发明人
1	用于识别半导体装置的共享外部电阻的存储器装置的设备及方法	CN202311534912.2	2018-07-18	CN117497019A	2024-02-02	D·甘斯
本发明涉及用于识别半导体装置的共享外部电阻的存储器装置的设备及方法。半导体装置的存储器装置可设定于识别模式，且将识别请求提供到耦合到共同通信通道的其它存储器装置。耦合到所述共同通信通道的所述存储器装置可共享例如用于校准所述存储器装置的相应可编程终端组件的外部电阻。接收所述识别请求的所述存储器装置设定相应识别标志，所述相应识别标志可被读取以确定哪些存储器装置与具有所设定的所述识别模式的所述存储器装置共享外部电阻。
2	计算机系统以及系统内存加解密方法	CN202311388104.X	2023-10-24	CN117421749A	2024-01-19	管应炳; 王惟林
本发明提供一种计算机系统以及系统内存加解密方法。该计算机系统中的处理器具有加解密引擎。该加解密引擎包含一密钥表，对一系统内存中的数据进行加解密响应于一平台设定指令，该处理器从一第三寄存器(EDX)，读取一密钥辨识码，从一第二寄存器(ECX)读取控制参数，并根据该密钥辨识码和该控制参数管理该密钥表中与该密钥辨识码相关的一密钥。
3	一种数据刷洗控制方法、DDR 控制器和片上系统	CN202311175982.3	2023-09-13	CN116932275B	2023-12-29	刘顺; 郭御风; 张旭
本申请公开了一种数据刷洗控制方法、DDR控制器和片上系统，该方法包括：当寄存器接收到刷洗使能指令时，寄存器将刷洗使能指令发送给刷洗模块；刷洗模块根据刷洗使能指令，生成针对目标存储空间中的各个地址空间的读请求，并向命令队列连续发送读请求；命令队列将读请求发送给目标存储空间中的各个地址空间，以使地址空间根据读请求返回读数据。本方案在接收到刷洗使能指令时，对目标存储空间中的各个地址空间连续发送读请求，以根据返回的读数据进行刷洗操作。本方案连续向命令队列发送读请求，使得整个目标存储空间的刷洗过程仅需使能指令触发一次即可自动执行，后续无需软件介入，提高了操作效率。
4	云数据中心混合内存优化方法、计算机装置及存储介质	CN202311312528.8	2023-10-11	CN117056087A	2023-11-14	刘琦; 高枫; 熊贺麟; 聂峰
本发明公开了云数据中心混合内存优化方法、计算机装置及存储介质，包括：通过实时监测内存访问区域获取内存访问请求，将所有的所述内存访问请求通过访问模式识别器CAM监测访问请求类型；将不同的所述内存访问模式在多线程模式下建立地址映射表；通过所述内存访问请求中高频访问的页面迁移获取对应物理页面的访问键值表；采用混合粒度数据管理策略获取所述热数据在访问页面中的访问特征；通过所述访问特征建立基于高频访问页面迁移的迁移映射表，通过迁移阈值动态调整机制实时迁移数据，降低了末级缓存线程间的干扰问题，实现了精确的热数据识别，减少了地址转换开销，在保持超级页连续性的同时加快了地址转换的速度，提升了系统性能。
5	动态随机存取存储器阵列电路及其写入操作中的行驱动方法	CN202310485806.3	2023-04-28	CN117037873A	2023-11-10	潘立阳; 谢翔; 黄焘
本公开提供了动态随机存取存储器(DRAM)阵列电路及其写入操作中的行驱动方法。根据本公开的DRAM阵列电路包括2N行M列DRAM单元电路，M和N是大于零的自然数，其中，DRAM单元电路中的每一个包括：N型存取晶体管，其栅极连接到字线并且其第一源/漏极连接到位线；以及存储电容器，其第一极板连接到N型存取晶体管的第二源/漏极并且其第二极板连接到源极线，其中在写入操作中，字线在地电压、高于或等于电源电压的第一电压以及N型存取晶体管的阈值电压和第一电压之间的第二电压操作，以及其中在写入操作中，当字线在第二电压操作时，源极线在电源电压操作，其中在DRAM阵列电路中，第2n行和第2n+1行DRAM单元电路共用一个源极线，其中0≤n≤N‑1。
6	锁存器性能检测方法、装置及电子设备	CN202210469009.1	2022-04-29	CN117012263A	2023-11-07	杜涛; 李韶
本公开实施例提供了一种锁存器性能检测方法、装置及电子设备，涉及半导体技术领域，包括：提取待测锁存器的电路结构信息，该锁存器包括传输门和锁存单元，上述传输门的输出端和上述锁存单元的输入端耦接，输入端与锁存器对应的驱动单元的输出端耦接；根据上述电路结构信息确定锁存器的等效电阻的阻值，该等效电阻的第一端为驱动单元的输出端，第二端为所述锁存单元的输入端；根据等效电阻的阻值，确定上述锁存器的锁存性能。本公开实施例可以准确检测出锁存器是否处于亚稳定状态，有助于提升电路的性能。
7	一种DDR多比特ecc错误处理方法	CN202310974123.4	2023-08-04	CN117012261A	2023-11-07	白祯帅; 粟如发; 王璞
本发明涉及存储器技术领域，具体涉及一种DDR多比特ecc错误处理方法，包括以下步骤：S01）DDR控制器检测在不同写入数据下的ecc错误地址是否相同；S02）判定该ecc错误为软件故障或硬件故障；S03）当ecc错误为硬件故障时，对ecc报错地址单独进行读写；S04）根据读写结果判定ecc报错地址处是否出现ecc错误；S05）若是，则判定为颗粒故障；若否，则判定地址线间存在短路；S06）对不同的故障类型进行不同方式的修复。本发明可提高错误识别的准确率，可使用户快速对故障进行修复，提高了内存系统的稳定性，降低了维修成本。
8	一种数据刷洗控制方法、DDR 控制器和片上系统	CN202311175982.3	2023-09-13	CN116932275A	2023-10-24	刘顺; 郭御风; 张旭
本申请公开了一种数据刷洗控制方法、DDR控制器和片上系统，该方法包括：当寄存器接收到刷洗使能指令时，寄存器将刷洗使能指令发送给刷洗模块；刷洗模块根据刷洗使能指令，生成针对目标存储空间中的各个地址空间的读请求，并向命令队列连续发送读请求；命令队列将读请求发送给目标存储空间中的各个地址空间，以使地址空间根据读请求返回读数据。本方案在接收到刷洗使能指令时，对目标存储空间中的各个地址空间连续发送读请求，以根据返回的读数据进行刷洗操作。本方案连续向命令队列发送读请求，使得整个目标存储空间的刷洗过程仅需使能指令触发一次即可自动执行，后续无需软件介入，提高了操作效率。
9	半导体元件	CN202310089559.5	2023-02-02	CN116801615A	2023-09-22	纪呈彦; 陈炜彤
本公开提供一种半导体元件。该半导体元件包括一半导体基底以及一字元线结构。该半导体基底具有一主动区。该字元线结构设置在该半导体基底的该主动区中。该字元线结构包括一第一功函数层、一第二功函数层以及一缓冲结构。该第二功函数层设置在该第一功函数层上。该缓冲结构设置在该第一功函数层与该第二功函数层之间。
10	包含半导体元件的存储器装置	CN202080108095.2	2020-12-25	CN116724354A	2023-09-08	作井康司; 原田望
半导体基材(Si柱)(100)在基板(Sub)上在垂直方向直立或在水平方向延伸，且剖面为圆形或长方形，在配置于半导体基材(100)的两端的第一杂质层(101a)与第二杂质层(101b)之间，具有包围半导体基材(100)的第一栅极绝缘层(103a)、第二栅极绝缘层(103b)、第一栅极导体层(104a)及第二栅极导体层(104b)。进行存储器写入动作及存储器抹除动作，该存储器写入动作中施加电压于第一杂质层(101a)、第二杂质层(101b)、第一栅极导体层(104a)及第二栅极导体层(104b)，而通过流动于第一杂质层(101a)与第二杂质层(101b)之间的电流来使撞击游离化现象在通道区域(102)发生，并使产生的电子群及空穴群之中的电子群从通道领域(102)排出使空穴群的一部分保持于通道区域(102)，该存储器抹除动作中使保持的空穴群经由第一杂质层(101a)及第二杂质层(101b)的任一方或两方排出。
11	存储器器件	CN202310132364.4	2023-02-17	CN116486858A	2023-07-25	刘仁杰; 吴瑞仁; 柯文昇; 吕易伦; 张孟凡
一种存储器器件包括在第一方向上延伸的写入位线和读取位线，以及在垂直于第一方向的第二方向上延伸的写入字线和读取字线。存储器器件还包括存储器单元，该存储器单元包括写入晶体管和读取晶体管。写入晶体管包括连接到写入字线的第一栅极、连接到写入位线的第一源极/漏极以及连接到数据储存节点的第二源极/漏极。读取晶体管包括连接到数据储存节点的第二栅极、连接到读取位线的第三源极/漏极以及连接到读取字线的第四源极/漏极。
12	存储器	CN202111539915.6	2021-12-15	CN116264087A	2023-06-16	李红文; 尚为兵; 张良
本公开实施例提供一种存储器，包括：沿第一方向延伸的位线以及沿第二方向延伸的字线；沿第一方向排布的读写控制电路以及多个存储模块，存储模块包括：沿第一方向排布的存储器阵列以及放大器阵列，存储器阵列包括至少一个存储单元，放大器阵列包括至少一个放大单元，每一位线与相应的放大单元的第一端电连接，每一字线与相应的存储单元电连接；列选择电路，列选择电路与读写控制电路分别位于多个存储模块的相邻侧；沿第一方向延伸的m条列选择线，每一列选择线电连接沿第一方向排布的放大单元的控制端，m为大于1的正整数；沿第三方向延伸的n条电连接线，每一电连接线用于电连接列选择电路以及相应的列选择线，n为大于1的正整数，且n≤m。
13	存储芯片以及存储系统	CN202111493167.2	2021-12-08	CN116246675A	2023-06-09	寗树梁
本公开实施例提供一种存储芯片以及存储系统，存储芯片应用于存储系统，包括：所述存储芯片被配置为，在所述存储芯片上电启动后进行计数并获取计数值，所述计数值用于表征所述存储芯片的工艺角，所述存储芯片内还具有大小可调的参考电压，所述参考电压的大小基于所述计数值可调，且所述存储芯片基于所述参考电压，调整数据从存储单元读出到从数据端口输出的延时。本公开实施例有利于提升数据信号传输整齐度，防止出现数据冲突。
14	访问存储器单元的方法、半导体存储器装置和存储器系统	CN202210601509.6	2022-05-30	CN115719602A	2023-02-28	宋元亨; 柳廷旻; 赵诚珍
公开了访问存储器单元的方法、半导体存储器装置和存储器系统。所述方法包括激活存储器单元的多个行中的特定行，以及响应于确定集中激活发生在特定行而翻转存储在特定行的存储器单元中的数据位。
15	一种ZQ校准器、方法及存储器	CN202010772813.8	2020-08-04	CN111863065B	2023-01-17	谈杰
本发明提供一种ZQ校准器、方法及存储器。该ZQ校准器，包括的系统命令选择模块、时钟选择模块以及ZQ校准处理模块，通过时钟选择模块根据所述第一标识信息和所述第一时钟信息，确定分配给每个颗粒进行ZQ操作的时钟信息，以及系统命令选择模块根据所述第二标识信息和所述系统ZQ指令信息确定输出的ZQ操作指令信息，接着，ZQ校准处理模块根据所述时钟信息以及所述ZQ操作指令信息，按照所述时钟信息对所述颗粒标识标示的颗粒进行ZQ校准操作，实现每个颗粒在JEDEC提供的ZQ校准周期内依次进行ZQ操作，从而可以实现通过一个端口ZQ实现对多颗颗粒的内部电阻值进行校准。
16	一种半导体器件及其工作方法、存储器	CN202211076942.9	2022-09-05	CN115148245B	2022-12-27	亚历山大; 俞剑
本发明提供了一种半导体器件及其工作方法、存储器，其中，所述半导体器件包括：多个沿第一方向排布的存储阵列，其中，位于首位和/或末位的存储阵列为边界存储阵列，所述边界存储阵列包括多个虚设存储单元和多条虚设位线，所述虚设位线与多个所述虚设存储单元相连接；虚设放大器，位于所述边界存储阵列背离相邻存储阵列的一侧，所述虚设放大器的两端分别连接所述虚设位线。通过在边界存储阵列的外侧设置虚设放大器，并将虚设放大器的两端连接虚设位线，从而提高边界存储阵列中的存储单元的使用率。
17	存储器	CN202110610180.5	2021-06-01	CN115440265A	2022-12-06	何军; 应战
本申请实施例提供一种存储器，包括：编码模块，用于根据外部数据线中传输的原始数据生成ECC校验码；判断模块，用于输出第一控制信号；统计模块，用于输出第二控制信号；数据缓冲模块，用于根据第一控制信号，将原始数据传输至第一全局数据线或将原始数据进行翻转后传输至第一全局数据线；并将ECC校验码传输至第二全局数据线；第一写入模块，控制第一全局数据线中的数据传输至第一本地数据线，且基于第三控制信号，判断第一全局数据线中的数据传输至第一本地数据线的过程中是否进行数据翻转；第二写入模块，用于将第二全局数据线的数据传输至第二本地数据线；本申请旨在降低数据传输线路的低功耗和提高数据存储的可靠性等。
18	存储器设备和用于执行连续存储器访问的方法	CN202210574129.8	2022-05-25	CN115410613A	2022-11-29	A·贡托罗; C·苏达珊; C·维斯; L·L·艾克; T·索里曼; N·韦恩
本发明涉及一种存储器设备，包括布置在第一单元阵列中的大量存储器单元，多个第一位线，其中所述第一单元阵列的多个存储器单元分别与所述多个第一位线中的每个第一位线连接以便能够经由所述位线访问所述存储器单元，以及多个读出放大器对，每个读出放大器对包括第一和第二读出放大器。每个第一位线与一个读出放大器对相关联，其中每个第一位线与相应的第一半导体开关元件连接，通过所述第一半导体开关元件所述位线能够与关联于所述位线的读出放大器对的第一读出放大器导电连接和隔离。每个第一位线与相应的第二半导体开关元件连接，通过所述第二半导体开关元件所述位线能够与关联于所述位线的读出放大器对的第二读出放大器导电连接和隔离。
19	半导体存储器装置	CN202111209532.2	2021-10-18	CN114512164A	2022-05-17	安智英; 安容奭; 金铉用; 严敏燮; 魏胄滢; 李埈圭; 崔允荣
提供了一种半导体存储器装置。该半导体存储器装置包括：基底，包括限定在第一方向上延伸并且包括第一源极/漏极区和第二源极/漏极区的有源图案的器件隔离图案；字线，在与第一方向相交的第二方向上延伸；位线，位于字线上并且电连接到第一源极/漏极区，并且在与第一方向和第二方向相交的第三方向上延伸；位线间隔件，位于位线的侧壁上；存储节点接触件，电连接到第二源极/漏极区，并且跨位线间隔件与位线间隔开；以及介电图案，位于位线间隔件与存储节点接触件之间。位线间隔件包括覆盖位线的侧壁的第一间隔件和位于介电图案与第一间隔件之间的第二间隔件。
20	存储器元件及其制备方法	CN202110954467.X	2021-08-19	CN114512163A	2022-05-17	简荣兴
提供一种存储器元件，包括半导体基底，具有第一主动区以及第二主动区，第二主动区邻近第一主动区。该存储器元件还具有第一字元线，延伸经过第一主动区与第二主动区。该存储器元件还具有位在第一主动区中的第一源极/漏极区以及位在第二主动区中的第二源极/漏极区，而第一源极/漏极区与第二源极/漏极区设置在第一字元线的相对两侧处。此外，该存储器元件具有第一电容器以及第二电容器；第一电容器设置在第一主动区中的第一源极/漏极区上，且电性连接到位在第一主动区中的第一源极/漏极区；而第二电容器设置在第二主动区中的第二源极/漏极区上，且电性连接到位在第二主动区中的第二源极/漏极区。第一电容器与第二电容器具有不同尺寸。

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