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半导体存储器、存储系统及其控制方法
申请号	CN201010000947.4	申请日	2010-01-21	公开(公告)号	CN102054525A	公开(公告)日	2011-05-11
申请人	海力士半导体有限公司;			发明人	尹相植;
摘要	本发明公开了半导体系统、半导体存储器及其控制方法的各个实施例。在一个示例性实施例中，半导体存储器可以包括：第一电路区，配置为执行对应于一般操作命令的操作；和第二电路区，配置为将一般操作命令提供给第一电路区。所述第二电路可以被配置为基于分配给所述半导体存储器的目标识别信息和唯一识别信息，确定是否选择所述半导体存储器以执行所述操作。
权利要求	1.一种半导体存储器，包括：第一电路区，配置为执行对应于一般操作命令的操作；以及第二电路区，配置为将所述一般操作命令提供给所述第一电路区，其中，所述第二电路区配置为：基于分配给所述半导体存储器的目标识别信息和唯一识别信息，确定所述半导体存储器是否被选择来执行所述操作。 2.根据权利要求1所述的半导体存储器，其中，所述第一电路区包括外围电路和存储区。 3.根据权利要求1所述的半导体存储器，其中，所述第二电路区配置为：经数据通道接收所述唯一识别信息，并且经地址通道接收所述目标识别信息。 4.根据权利要求1所述的半导体存储器，其中，所述第二电路区包括：命令解码器，配置为响应于识别信息存储命令产生第一选通信号，响应于识别信息检查命令产生第二选通信号，以及对所述一般操作命令进行解码；第一存储单元，配置为响应于所述第一选通信号，存储所述唯一识别信息；第二存储单元，配置为响应于所述第二选通信号，存储所述目标识别信息；识别信息确定单元，配置为根据所述唯一识别信息，选择所述目标识别信息中的一个比特，并输出所述选择的比特作为识别信息确认信号；以及命令传输控制单元，配置为响应于所述识别信息确认信号，将所述一般操作命令提供给所述第一电路区。 5.一种存储系统，包括：存储控制器，配置为产生识别信息存储命令、识别信息检查命令、一般操作命令、唯一识别信息以及目标识别信息；以及多个半导体存储器，每个半导体存储器配置为：响应于所述识别信息存储命令，存储所述唯一识别信息，并响应于所述识别信息检查命令，基于所述目标识别信息和所述唯一识别信息，检查半导体存储器是否被选择，每个半导体存储器还配置为根据该半导体存储器是否被选择，来执行对应于所述一般操作命令的操作。 6.根据权利要求5所述的存储系统，其中，所述存储控制器配置为：在所述半导体存储器的初始化时间间隔中，将所述识别信息存储命令和所述唯一识别信息提供给所述半导体存储器。 7.根据权利要求5所述的存储系统，其中，所述半导体存储器包括：第一电路区，配置为执行对应于所述一般操作命令的操作；以及第二电路区，配置为存储所述唯一识别信息，并根据所述半导体存储器是否被选择，将所述一般操作命令提供给所述第一电路区。 8.根据权利要求7所述的存储系统，其中，所述第一电路区包括外围电路和存储区。 9.根据权利要求7所述的存储系统，其中，所述第二电路配置为：经数据通道接收所述唯一识别信息，并经地址通道接收所述目标识别信息。 10.根据权利要求7所述的存储系统，其中，所述第二电路区包括：命令解码器，配置为响应于所述识别信息存储命令产生第一选通信号，响应于所述识别信息检查命令产生第二选通信号，以及对所述一般操作命令进行解码；第一存储单元，配置为响应于所述第一选通信号，存储所述唯一识别信息；第二存储单元，配置为响应于所述第二选通信号，存储所述目标识别信息；识别信息确定单元，配置为根据所述唯一识别信息，选择所述目标识别信息中的一个比特，并输出所述选择的比特，作为识别信息确认信号；以及命令传输控制单元，配置为响应于所述识别信息确认信号，将所述一般操作命令提供给所述第一电路区。 11.一种半导体存储器，包括：第一电路区，配置为执行对应于操作命令的操作；以及第二电路区，配置为使用唯一识别信息和目标识别信息来检查所述半导体存储器是否被选择用于所述操作，并根据检查结果将所述操作命令提供给所述第一电路区，其中，所述操作命令使用与所述操作命令相关的地址信号的所有比特中的一些比特。 12.根据权利要求11所述的半导体存储器，其中，所述第一电路区包括外围电路和存储区。 13.根据权利要求11所述的半导体存储器，其中，所述第一电路区配置为：经命令通道直接接收除所述操作命令之外的第二操作命令。 14.根据权利要求11所述的半导体存储器，其中，所述第二电路区配置为：经数据通道接收所述唯一识别信息，以及经地址通道接收所述目标识别信息。 15.根据权利要求11所述的半导体存储器，其中，所述第二电路区包括：命令解码器，配置为响应于识别信息存储命令产生第一选通信号，响应于第一操作命令产生第二选通信号，以及对所述第一操作命令进行解码；第一存储单元，配置为响应于所述第一选通信号，存储所述唯一识别信息；第二存储单元，配置为响应于所述第二选通信号，存储所述目标识别信息；识别信息确定单元，配置为根据所述唯一识别信息，选择所述目标识别信息中的一个比特，并输出所述选择的比特，作为识别信息确认信号；以及命令传输控制单元，配置为响应于所述识别信息确认信号，将所述第一操作命令提供给所述第一电路区。 16.一种存储系统，包括：存储控制器，配置为输出识别信息存储命令，包括第一操作命令和第二操作命令的一般操作命令，唯一识别信息以及目标识别信息；以及多个半导体存储器，每个半导体存储器配置为：响应于所述识别信息存储命令存储所述唯一识别信息，并响应于所述第一操作命令，基于所述唯一识别信息和所述目标识别信息，检查所述半导体存储器是否被选择，并且根据所述检查结果，执行对应于所述第一操作命令的操作，其中，所述第一操作命令使用与所述第一操作命令相关的地址信号的所有比特中的一些比特。 17.根据权利要求16所述的存储系统，其中，所述存储控制器配置为：在所述半导体存储器的初始化时间间隔中，将所述识别信息存储命令和所述唯一识别信息提供给所述半导体存储器。 18.根据权利要求16所述的存储系统，其中，所述半导体存储器包括：第一电路区，配置为执行对应于所述第一操作命令和第二操作命令的操作；以及第二电路区，配置为存储所述唯一识别信息，基于所述唯一识别信息和所述目标识别信息，检查所述半导体存储器是否被定，以及根据检查结果，将所述第一操作命令提供给所述第一电路区。 19.根据权利要求18所述的存储系统，其中，所述第一电路区包括外围电路和存储区。 20.根据权利要求18所述的存储系统，其中，所述第一电路区配置为：经命令通道直接接收所述第二操作命令。 21.根据权利要求18的存储系统，其中，所述第二电路区配置为：经数据通道接收唯一识别信息，以及经地址通道接收目标识别信息。 22.根据权利要求18所述的存储系统，其中，所述第二电路区包括：命令解码器，配置为响应于所述识别信息存储命令产生第一选通信号，响应于第一操作命令产生第二选通信号，以及对所述第一操作命令进行解码；第一存储单元，配置为响应于所述第一选通信号，存储所述唯一识别信息；第二存储单元，配置为响应于所述第二选通信号，存储所述目标识别信息；识别信息确定单元，配置为根据所述唯一识别信息，选择所述目标识别信息中的一个比特，并输出所述选择的比特，作为识别信息确认信号；以及命令传输控制单元，配置为响应于所述识别信息确认信号，将所述第一操作命令提供给所述第一电路区。 23.一种控制包括多个半导体存储器的存储系统的方法，所述方法包括：产生识别信息存储命令，并且分配唯一识别信息给所述多个半导体存储器；产生识别信息检查命令，并且选择所述多个半导体存储器中的一个或多个；以及产生一般操作命令，并且在产生所述识别信息检查命令之后，将所述一般操作命令共同提供给所述多个半导体存储器。 24.根据权利要求23所述的方法，其中，分配所述唯一识别信息的步骤包括：经单独地连接到各个半导体存储器的数据通道，将所述唯一识别信息传输到所述半导体存储器。 25.根据权利要求23所述的方法，其中，选择所述半导体存储器中的一个或多个的步骤包括：经共同连接到所述多个半导体存储器的地址通道，传输目标识别信息到所述多个半导体存储器；以及在所述半导体存储器中的每一个处，检查是否在所述目标识别信息中指定所述唯一识别信息。 26.一种控制包括多个半导体存储器的存储系统的方法，所述方法包括：产生识别信息存储命令，并且分配唯一识别信息给所述多个半导体存储器；以及向所述多个半导体存储器共同提供预设的操作命令，以及使用根据所述预设的操作命令产生的地址信号，选择所述半导体存储器中的一个或多个。 27.根据权利要求26所述的方法，其中，分配所述唯一识别信息的步骤包括：经单独地连接到所述各个半导体存储器的数据通道，传输所述唯一识别信息到所述多个半导体存储器。 28.根据权利要求26所述的方法，其中，选择所述半导体存储器中的一个或多个的步骤包括：将包含目标识别信息的地址信号传输到所述多个半导体存储器；以及在所述半导体存储器中的每一个处，检查是否在所述目标识别信息中指定所述半导体存储器的所述唯一识别信息。 29.根据权利要求26所述的方法，其中，所述预设的操作命令使用所述地址信号的所有比特中的一些比特。
说明书全文	半导体存储器、存储系统及其控制方法 [0001] 相关申请的交叉引用 [0002] 根据35U.S.C.§119(a)，本申请要求2009年10月29日向韩国知识产权局提交的韩国申请No.10-2009-0103579的优先权，其全部内容通过引用合并进来，如同全部列出。技术领域 [0003] 本发明的各个实施例涉及半导体装置和相关方法。具体地，一些实施例涉及半导体存储器、存储系统及其控制方法。背景技术 [0004] 可以配置存储系统，使得存储控制器，例如中央处理单元(CPU)或图形处理单元(GPU)能控制多个存储器。为了控制多个存储器，根据一种方法，存储系统为每个存储器分配通道，并经相应的分配通道，给每个存储器提供独立的命令和地址信号。然而，为每个存储器分配通道具有通道数量增加的缺点，并且可能难以适用于实际的存储系统。发明内容 [0005] 因此，需要一种改进的存储系统，其可以有效地控制多个半导体存储器。 [0006] 为了获得优点，并根据本发明的目的，如本文所具体实施并广泛描述的，本发明的一个示例性方面可以提供一种半导体存储器，其包括：第一电路区，配置为执行对应于一般操作命令的操作；和第二电路区，配置为将所述一般操作命令提供给所述第一电路区。可以从第二电路区的外部提供所述一般操作命令。第二电路区配置为：基于分配给所述半导体存储器的目标识别信息和唯一识别信息，确定所述半导体存储器是否被选择来执行所述操作。 [0007] 在本发明的另一个示例性方面，提供一种存储系统，可以包括存储控制器，该存储控制器配置为产生识别信息存储命令、识别信息检查命令、一般操作命令、唯一识别信息以及目标识别信息。可以在预定的时序提供这些命令和信息。所述存储系统还可以包括多个半导体存储器，每个半导体存储器配置为响应于识别信息存储命令，存储唯一识别信息，并响应于识别信息检查命令，基于目标识别信息和唯一识别信息，检查半导体存储器是否被选择。每个半导体存储器还可以配置为根据检查结果(例如，半导体是否被选择)来执行对应于一般操作命令的操作。 [0008] 根据本发明的再一个方面，提供一种半导体存储器，可以包括：第一电路区，配置为执行对应于操作命令的操作；和第二电路区，配置为使用唯一识别信息和目标识别信息来检查所述半导体存储器是否被选择用于该操作，并根据检查结果将所述操作命令提供给第一电路区。所述操作命令使用与所述操作命令相关的地址信号的所有比特中的一些比特。在一些示例性方面，第一电路区可以配置为经命令通道直接接收除所述操作命令之外的第二操作命令。 [0009] 本发明的另一示例性方面可以提供一种存储系统，包括存储控制器，该存储控制器配置为输出识别信息存储命令、包括第一操作命令和第二操作命令的一般操作命令、唯一识别信息以及目标识别信息(例如，在预定的时序)。所述存储系统还可以包括多个半导体存储器，其中每个半导体存储器配置为响应于识别信息存储命令存储唯一识别信息，并响应于第一操作命令(例如，在一般操作命令中)，基于唯一识别信息和目标识别信息，检查半导体存储器是否被选择，并且根据检查结果执行对应于第一操作命令的操作。第一操作命令可以使用与第一操作命令相关的地址信号的所有比特中的一些比特。 [0010] 在另一示例性方面，提供了一种控制包括多个半导体存储器的存储系统的方法。所述方法可以包括：产生识别信息存储命令，并分配唯一识别信息给所述多个半导体存储器；产生识别信息检查命令，并选择所述多个半导体存储器中的一个或多个；以及产生一般操作命令，并在产生识别信息检查命令之后，将所述一般操作命令共同提供给所述多个半导体存储器。在各个示例性方面，至少产生识别信息存储命令和产生识别信息检查命令是由控制所述多个半导体存储器的存储控制器执行。 [0011] 根据再一个方面，提供一种控制包括多个半导体存储器的存储系统的方法，可以包括：产生识别信息存储命令，并分配唯一识别信息给所述多个半导体存储器，以及将预设的操作命令共同提供给所述多个半导体存储器，并使用根据所述预设的操作命令而产生的地址信号，选择所述半导体存储器中的一个或多个。 [0012] 本发明的另外的目的和优点一部分在随后的描述中阐述，一部分从描述中将变得明显或者可以通过实施本发明来了解。借助于在所附权利要求中具体指出的元件和组合，将实现和获得本发明的目的和优点。 [0013] 应当理解，前面的概括描述和随后的详细描述仅仅是示例性的和说明性的，并且不是如权利要求那样限制本发明。附图说明 [0014] 包括在本说明书中并构成本说明书的一部分的附图说明了与本发明相一致的各个实施例，并且附图连同描述用来解释本发明的原理。 [0015] 图1是根据一个示例性实施例的存储系统的方框图。 [0016] 图2是示出关于多个存储芯片和多个数据通道的识别信息的示例性映射表。 [0017] 图3是图1所示的存储芯片中的一个存储芯片的示例性内部方框图。 [0018] 图4是示意性说明根据一个实施例存储识别信息的示例性方法的时序图。 [0019] 图5是示意性说明选择存储芯片的示例性方法的时序图。 [0020] 图6是根据另一个实施例的存储系统的方框图。 [0021] 图7是图6所示的存储芯片的一个存储芯片的示例内部方框图。具体实施方式 [0022] 现在将详细参考本发明的示例性实施例，附图说明了实例。只要有可能，在整个附图中，将使用相同的附图标记来指代相同的或相似的部件。 [0023] 图1是示意性说明与本发明的各个示例性方面相一致的存储系统的示例性配置的方框图。如图1所示，存储系统100可以包括存储控制器110和多个存储芯片120至190。存储系统100还可以包括多个数据通道DQ，用于在存储控制器110和存储芯片120至190中的每一个之间分别地且独立地传输数据。存储系统100还可以包括命令和/或地址通道CMD/ADD，用于在存储控制器110和存储芯片120至190的每一个之间共同地传输命令信号和/或地址信号。 [0024] 根据一个示例性方面，存储系统100可以被配置为：在多个存储芯片120至190中分配唯一识别信息，以便选择性地操作多个存储芯片120至190中的一个或多个。 [0025] 作为示例，图2说明关于多个存储芯片120至190和数据通道DQ的识别信息的映射，并且可以根据图2中所示的配置来分配唯一识别信息。通过将值为“0”的比特的位置设置在唯一识别信息中的不同位置处，各个存储芯片120至190可以具有唯一识别信息。 [0026] 如在此所进一步描述的，存储控制器110可以被配置为：经根据图2映射的数据通道DQ<0:7>向多个存储芯片120至190提供唯一识别信息。 [0027] 存储控制器110可以被配置为：向每个存储芯片提供用于指示将唯一识别信息传输到存储芯片的识别信息存储命令和用于检查各个存储芯片是否被选择的识别信息检查命令。 [0028] 多个存储芯片120至190被配置为：存储经数据通道DQ<0:7>传输的数据作为唯一识别信息。 [0029] 根据存储芯片的类型，多个存储芯片120至190可以具有彼此不同的配置。然而，用于获得本发明的各个方面的主要部件具有相同的配置。因此，从多个存储芯片120至190中选择存储器120作为示例，并且在此将参考图3至5详细描述它的配置。 [0030] 参考图3，可以将存储芯片120划分为第一电路区和第二电路区。第一电路区可以包括外围电路/存储区700。第二电路区可以包括命令解码器200、第一存储单元300、第二存储单元400、识别信息确定单元500以及命令传输控制单元600。 [0031] 命令解码器200配置用于产生解码后的命令CMD_DEC、第一选通信号ID_STRB和第二选通信号ADD_STRB。可以通过解码从存储控制器110经命令通道CMD输入的命令，得到解码后的命令CMD_DEC。如将在此进一步描述的，解码后的命令CMD_DEC可以包括例如激活命令ACT、预充电命令PCG、刷新命令REF、读命令RD、写命令WT等。 [0032] 当输入的命令是识别信息存储命令时，命令解码器200产生第一选通信号ID_STRB。另一方面，当输入的命令是识别信息检查命令时，命令解码器200产生第二选通信号ADD_STRB。 [0033] 第一存储单元300被配置为响应于第一选通信号ID_STRB，存储经数据通道DQ<0:7>传输的数据作为唯一识别信息ID<0:7>。第一存储单元300可以包括多个触发器F/F，该触发器配置为以比特为单位存储经数据通道DQ<0:7>传输的数据。 [0034] 第二存储单元400被配置为响应于第二选通信号ADD_STRB，存储经地址通道ADD<0:7>传输的地址信号作为目标识别信息TID<0:7>。存储控制器110使用目标识别信息TID<0:7>来选择一个或多个存储芯片，在该一个或多个存储芯片中，期望根据经命令通道CMD传输的命令来执行操作。 [0035] 识别信息确定单元500被配置为：使用来自第二存储单元400的目标识别信息TID<0:7>和来自第一存储单元300的唯一识别信息ID<0:7>，产生识别信息确认信号ID_FLAG。 [0036] 识别信息确定单元500可以包括复用器，并且识别信息确定单元500可以配置为：选择对应于与值为“0”的唯一识别信息(例如ID<0>)相同的序列的目标识别信息TID<0>，并输出该选择的信息，作为识别信息确认信号ID_FLAG。 [0037] 识别确定单元500还可以包括用于存储识别信息确认信号ID_FLAG的锁存器。 [0038] 命令传输控制单元600被配置为：响应于激活的识别信息确认信号ID_FLAG，将解码后的命令CMD_DEC提供给外围电路/存储区700。 [0039] 外围电路/存储区700被配置为：接收数据DQ<0:15>、地址ADD<0:15>和解码后的命令CMD_DEC，并根据解码后的命令CMD_DEC执行激活操作(active operation)、预充电操作、刷新操作、读操作或写操作等。 [0040] 在本发明的存储系统100中，存储控制器100将映射的唯一识别信息提供给多个存储芯片120至190，使得可以在各个存储芯片120至190中设置唯一识别信息ID<0:7>。 [0041] 参考图4，存储控制器110可以经命令通道CMD将识别信息存储命令IDSTORE共同提供给多个存储芯片120至190。 [0042] 存储控制器110经独立的数据通道DQ<0:7>，将数据给各个存储芯片120至190，该数据具有与图2所示的映射的唯一识别信息相同的值。 [0043] 存储芯片120至190中的每一个的命令解码器200响应于识别信息存储命令ID STORE，产生第一选通信号ID_STRB。 [0044] 第一存储单元300被配置为：响应于第一选通信号ID_STRB，存储经数据通道DQ<0:7>传输的数据作为唯一识别信息ID<0:7>。 [0045] 如上所述，可以在存储系统100的初始化操作时间间隔中执行在各个存储芯片120至190中设置唯一识别信息ID<0:7>的一系列操作。 [0046] 随后，参考图5，在输出一般操作命令之前，存储控制器110经命令通道CMD将识别信息检查命令ID CHECK共同提供给存储芯片120至190，所述识别信息检查命令用于选择存储芯片120至190中的一个或多个。 [0047] 存储控制器110经地址通道ADD<0:7>将地址信号共同提供给多个存储芯片120至190，该地址信号具有与目标识别信息TID相同的值。 [0048] 存储芯片120至190中的每一个的命令解码器200响应于识别信息检查命令ID CHECK，产生第二选通信号ADD_STRB。 [0049] 第二存储单元400响应于第二选通信号ADD_STRB，存储经地址通道ADD<0:7>传输的地址信号作为目标识别信息TID<0:7>。 [0050] 识别信息确定单元500选择对应于与值为“0”的唯一识别信息(例如ID<0>)相同的序列的目标识别信息TID<0>，并输出该选择的信息，作为识别信息确认信号ID_FLAG。 [0051] 由于存储芯片120的唯一识别信息ID<0>被设置为“0”(见图2)，并且目标识别信息TID<0>为“0”，故识别信息确定单元500激活并输出识别信息确认信号ID_FLAG。 [0052] 如图5所示，当目标识别信息TID<0:7>即经地址通道ADD<0:7>传输的地址信号指示为“00000000”时，意味着存储控制器110选择了所有的存储芯片120至190。因此，所有的存储芯片120至190可以激活并输出识别信息确认信号ID_FLAG。 [0053] 存储控制器110将其后跟有识别信息检查命令ID CHECK的一般操作命令，例如预充电命令PCG，提供给多个存储芯片120至190。 [0054] 命令传输控制单元600响应于激活的识别信息确认信号ID_FLAG，将解码后的命令CMC_DEC即预充电命令PCG提供给外围电路/存储区700。因此，所有的存储芯片120至190可以执行预充电操作。 [0055] 另一方面，当目标识别信息TID<0:7>即经地址通道ADD<0:7>传输的地址信号指示为“00001111”时，意味着存储控制器110从多个存储芯片120至190中选择存储芯片120至150。因此，在多个存储芯片120至190中的存储芯片120至150激活并输出识别信息确认信号ID_FLAG。 [0056] 存储控制器110将其后跟有识别信息检查命令ID CHECK的一般操作命令，例如刷新命令REF，提供给多个存储芯片120至190。 [0057] 命令传输控制单元600响应于激活的识别信息确认信号ID_FLAG，将解码后的命令CMD_DEC即刷新命令REF提供给外围电路/存储区700。 [0058] 因此，虽然刷新操作REF是被共同提供给多个存储芯片120至190的，但是只有存储芯片120至150执行刷新操作。 [0059] 图6说明根据本发明的另一个示例性实施例的存储系统101的方框图。如所示的，存储系统101可以包括存储控制器111和多个存储芯片121至191。 [0060] 存储系统101可以包括多个数据通道DQ，用于在存储控制器111和存储芯片121至191中的每一个之间分开地且独立地传输数据。存储系统101还可以包括命令和/或地址通道CMD/ADD，用于在存储控制器111和存储芯片121至191的每一个之间共同传输命令信号和/或地址信号。 [0061] 图6的存储系统101可以用与图1的存储系统100所采用的方式基本上相同的方式，在各个存储芯片121至191之间分配唯一识别信息。 [0062] 然而，存储系统100可以不同于图1的存储系统100的之处在于：不使用识别信息检查命令ID CHECK，而作为替代，将目标识别信息TID包含在与一般操作命令一起提供的地址信号中。由于目标识别信息TID与一般操作命令一起被包含在地址信号中，故不需要使用识别信息检查命令ID CHECK。 [0063] 例如，在操作命令中，自动刷新命令AREF仅仅使用地址信号的所有比特中的一些比特。这时，在地址信号的所有比特中自动刷新命令AREF不使用的比特的数量应当等于或大于唯一识别信息所需要的比特的数量。 [0064] 因此，存储控制器111传送地址信号到多个存储芯片121至191，其中，地址信号将目标识别信息TID包括在操作命令不使用的地址信号中的一些比特上。 [0065] 存储控制器111被配置为提供识别信息存储命令ID STORE，用于指示将唯一识别信息传输到多个存储芯片121至191。 [0066] 此时，可以用与图2所示的方式相同的方式映射唯一识别信息。 [0067] 根据芯片的类型，多个存储芯片121至191可以具有彼此不同的配置。然而，用于获得本发明的各个方面的主要部件具有相同的配置。因此，从多个存储芯片121至191中选择存储芯片121作为示例，并且在此将参考图7描述它的配置。 [0068] 参考图7，存储芯片121可以被划分为第一电路区和第二电路区。第一电路区可以包括外围电路/存储区701。第二电路区可以包括命令解码器201、第一存储单元300、第二存储单元400、识别信息确定单元500和命令传输控制单元600。 [0069] 命令解码器201被配置为产生解码后的命令CMD_DEC2、第一选通信号ID_STRB和第二选通信号ADD_STRB2。可以通过对存储控制器111提供的命令进行解码，得到解码后的命令CMD_DEC2。 [0070] 解码后的命令CMD_DEC2可以包括只使用地址信号的所有比特中的一些比特的命令，例如自动刷新操作AREF。 [0071] 当命令是识别信息存储命令时，命令解码器201产生第一选通信号ID_STRB。当命令是使用地址信号的所有比特中的一些比特的命令时，命令解码器201产生第二选通信号ADD_STRB2。 [0072] 外围电路/存储区701被配置为：经命令通道CMD直接接收除解码后的命令CMD_DEC2之外的一般操作命令，以及通过命令传输控制单元600接收解码后的命令CMD_DEC2。 [0073] 除命令解码器201和外围电路/存储区701之外，其他电路部件可以用与图3中所示的方式相同的方式来配置。 [0074] 可以在存储系统101的初始化操作时间间隔中执行在各个存储芯片121至191中设置唯一识别信息ID<0:7>的一系列操作。随后，存储控制器111将一般操作命令例如自动刷新操作AREF提供给多个存储芯片121至191。 [0075] 另外，存储控制器111经地址通道ADD<0:15>将与自动刷新命令AREF相关的地址信号提供给多个存储芯片121至191。 [0076] 此时，存储控制器111经地址通道ADD<0:7>传送具有与目标识别信息TID的值相同的值的地址信号，该地址通道ADD<0:7>是地址通道ADD<0:15>中自动刷新命令AREF不使用的通道。 [0077] 存储芯片121至191中的每一个的命令解码器201根据自动刷新命令AREF，产生第二选通信号ADD_STRB2。 [0078] 第二存储单元400响应于第二选通信号ADD_STRB2，存储经地址通道ADD<0:7>传输的地址信号作为目标识别信息TID<0:7>。 [0079] 识别信息确定单元500选择对应于与值为“0”的唯一识别信息(例如ID<0>)相同的序列的目标识别信息TID<0>，并输出该选择的信息，作为识别信息确认信号ID_FLAG。 [0080] 命令传输控制单元600响应于激活的识别信息确认信号ID_FLAG，将解码后的命令CMD_DEC2即自动刷新命令AREF提供给外围电路/存储区701。 [0081] 因此，在多个存储芯片121至191中，识别信息确认信号ID_FLAG被激活的存储芯片执行自动刷新操作。 [0082] 根据本发明的各个实施例，在多个半导体存储器中设置唯一识别信息，使得多个半导体存储器可以选择性地执行操作命令。 [0083] 另外，可以同时控制针对特定的操作命令选择半导体存储器和通过选择的存储器执行操作命令。 [0084] 在整个说明书中，包括在权利要求中，术语“包括”应当被理解为与术语“包括至少一个”同义，除非另外被指定其他情况。 [0085] 虽然上面已经描述了一些实施例，但是对于本领域技术人员将理解，上述实施例仅仅是示例性的。因此，不应基于描述的实施例限制在此描述的装置和方法。而是，在此描述的装置和方法应当仅受到所附的权利要求结合上面的描述和附图的限制。