专利快速检索-快速检索全球专利，免费商用专利数据库-IPRDB

1. 发明授权

KR101809091B1 전계 효과 트랜지스터 有权
标题翻译：场效应晶体管
公开(公告)号：KR101809091B1
公开(公告)日：2017-12-14
申请号：KR1020137000868
申请日：2011-06-09
申请人： 가부시키가이샤 한도오따이 에네루기 켄큐쇼
发明人： 다케무라야스히코
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L29/78696 , H01L21/02565 , H01L21/823814 , H01L29/24 , H01L29/41725 , H01L29/66969 , H01L29/7869
摘要： 인듐을주요성분으로하고, 금속반도체접합을이용한전계효과트랜지스터의오프전류를저감하게하는구조를제공한다. 인듐을주요성분으로하는, 두께 0.1∼100nm의제 1 산화물반도체(예를들면, 산화인듐)으로된 제 1 반도체층(1)의한쪽면에절연막(4)을형성하고, 다른한쪽면에접하여, I형의제 2 산화물반도체(예를들면, 산화갈륨)로이루어진제 2 반도체층(2)을형성한다. 제 2 산화물반도체의진공준위부터페르미레벨까지의에너지차이는제 1 산화물반도체보다도크다. 상기조건을충족하는제 2 산화물반도체와의접촉면근방에있어서는캐리어농도가매우낮은영역 (준I형영역)이되므로, 그부분을채널로함으로써, 오프전류를저감할수 있다. 또, FET의드레인전류는이동도가높은제 1 산화물반도체를흐르므로, 대전류를꺼낼수 있다.
摘要翻译：提供了一种用于减少使用铟作为主要成分并且使用金属半导体结的场效应晶体管的截止电流的结构。铟为主要成分，形成第一半导体的厚0.1〜100nm的议程第一氧化物半导体层（例如，氧化铟），（1）通过在jjokmyeon绝缘膜4，并且在与另一表面接触，我形成由第二氧化物半导体（例如，氧化镓）制成的第二半导体层2。从真空能级到第二氧化物半导体的费米能级的能量差大于第一氧化物半导体的能量差。由于第二是在氧化物半导体（半-I型区）之间的接触表面的附近，以满足上述条件，通过一个信道的那部分非常低的载流子浓度区域，可以减少截止电流。另外，由于FET的漏极电流流过具有高迁移率的第一氧化物半导体，所以可以提取大电流。

2. 发明授权

KR101744960B1 반도체 장치 有权
标题翻译：半导体器件
公开(公告)号：KR101744960B1
公开(公告)日：2017-06-09
申请号：KR1020157001111
申请日：2013-06-05
申请人： 고쿠리츠겐큐가이하츠호진 산교기쥬츠소고겐큐쇼
发明人： 나카지마아키라 , 니시자와신이치 , 오하시히로미치
IPC分类号： H01L29/10
CPC分类号： H01L27/0266 , H01L21/0455 , H01L21/049 , H01L27/0248 , H01L27/0255 , H01L27/0605 , H01L27/0629 , H01L29/04 , H01L29/045 , H01L29/1066 , H01L29/1075 , H01L29/1083 , H01L29/1087 , H01L29/1602 , H01L29/1608 , H01L29/2003 , H01L29/205 , H01L29/41725 , H01L29/4236 , H01L29/475 , H01L29/66068 , H01L29/7787 , H01L29/7816 , H01L29/7835 , H01L29/7841 , H01L29/8083 , H01L29/872
摘要： 전력변환기에이용하는와이드밴드갭반도체장치에는높은서지전압에의해장치가파괴되는문제점이있어, 항복에서의내량의향상이필요시되고있으며, 이문제는유니폴라형이며횡형인반도체장치에있어서보다현저해지는것이알려져있다. 본발명은, 펀치스루에의한항복수단을장치내부에갖는반도체장치를구성하고, 또한펀치스루항복에의한항복전압이애벌런치항복전압보다낮고, 애벌런치항복을일으키지않도록구성하여, 반도체장치의애벌런치항복에의한파괴를막고, 항복의내량이큰 반도체장치를제공한다.
摘要翻译：有使用电力转换装置的破坏，所述的高浪涌电压宽带隙半导体器件中的问题，并在需要增强的产量eseoui公差的情况下，并且变得这个问题比在单极和横向半导体器件显著更大它是已知的。本发明采用具有故障的半导体装置的结构构造由穿通到设备装置，进一步由于穿通击穿比雪崩击穿电压低，从而引起雪崩击穿，击穿电压，雪崩半导体器件防止破坏由于午餐产量，产率的量，并提供一种半导体器件。

3. 发明公开

KR1020160147623A 반도체 디바이스 및 반도체 디바이스를 제조하는 방법 有权
标题翻译： FINFET封装在FINFET上
公开(公告)号：KR1020160147623A
公开(公告)日：2016-12-23
申请号：KR1020150166588
申请日：2015-11-26
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 칭쿠오쳉 , 리우치웬 , 륭잉큥
IPC分类号： H01L29/78 , H01L29/66 , H01L21/8234
CPC分类号： H01L29/7831 , H01L21/823431 , H01L21/823468 , H01L21/823821 , H01L21/845 , H01L27/0886 , H01L27/0924 , H01L29/0649 , H01L29/41725 , H01L29/41783 , H01L29/41791 , H01L29/456 , H01L29/66545 , H01L29/6656 , H01L29/66575 , H01L29/66636 , H01L29/66772 , H01L29/66795 , H01L29/785
摘要： 방법은반도체핀의중간부분상에게이트스택을형성하는단계, 및게이트스택의측벽상에제1 게이트스페이서를형성하는단계를포함한다. 제1 게이트스페이서를형성한후에, 반도체핀을덮도록템플릿유전체구역이형성된다. 방법은템플릿유전체구역을리세스가공하는단계를더 포함한다. 리세스가공후에, 게이트스택의측벽상에제2 게이트스페이서를형성한다. 반도체핀의단부가에칭되어템플릿유전체구역에리세스를형성한다. 리세스내에서소스/드레인구역이에피택셜성장된다.
摘要翻译：一种方法包括在半导体鳍片的中间部分形成栅极叠层，并在栅叠层的侧壁上形成第一栅极间隔物。在形成第一栅极间隔物之后，形成覆盖半导体鳍片的模板电介质区域。该方法还包括使模板电介质区域凹陷。在凹陷之后，在栅极堆叠的侧壁上形成第二栅极间隔物。蚀刻半导体鳍片的端部以在模板电介质区域中形成凹部。源极/漏极区域在凹部中外延生长。

4. 发明公开

KR1020160134447A 반도체 구조체 및 그 제조 방법 审中-实审
标题翻译：半导体结构及其制造方法
公开(公告)号：KR1020160134447A
公开(公告)日：2016-11-23
申请号：KR1020150170861
申请日：2015-12-02
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 훙치쳉 , 첸케이웨이 , 왕유쉥 , 충밍칭 , 우치아양
IPC分类号： H01L29/66 , H01L21/3205 , H01L29/49 , H01L29/51
CPC分类号： H01L29/41725 , H01L21/28518 , H01L21/76805 , H01L21/76831 , H01L21/76843 , H01L21/76855 , H01L23/485 , H01L29/0847 , H01L29/165 , H01L29/4966 , H01L29/66545 , H01L29/66636 , H01L29/7834 , H01L29/7848
摘要： 반도체구조체는반도체기판, 적어도하나의유전체층, 유전체스페이서라이너(DSL)층및 적어도하나의도전체를포함한다. 유전체층은반도체기판상에존재한다. 유전체층은반도체기판의적어도일부분을노출시키는적어도하나의컨택트홀을갖는다. 반도체기판은컨택트홀과연통되는적어도하나의리세스를갖는다. 리세스는바닥면과적어도하나의측벽을갖는다. DSL층은적어도리세스의측벽상에존재한다. 도전체는컨택트홀에적어도부분적으로존재하고, 반도체기판에전기접속된다.
摘要翻译：半导体结构包括半导体衬底，至少一个电介质层，介电间隔衬垫（DSL）层和至少一个导体。电介质层存在于半导体衬底上。电介质层具有暴露半导体衬底的至少一部分的至少一个接触孔。半导体衬底具有与接触孔连通的至少一个凹部。凹部具有底表面和至少一个侧壁。 DSL层至少存在于凹槽的侧壁上。导体至少部分地存在于接触孔中，并与半导体衬底电连接。

5. 发明公开

KR1020160129484A 반도체 소자 审中-实审
标题翻译：半导体器件
公开(公告)号：KR1020160129484A
公开(公告)日：2016-11-09
申请号：KR1020150061707
申请日：2015-04-30
申请人： 삼성전자주식회사
发明人： 강명일 , 김윤해 , 이병찬
IPC分类号： H01L29/78 , H01L29/66
CPC分类号： H01L29/7848 , H01L21/823418 , H01L21/823431 , H01L27/0886 , H01L27/0924 , H01L29/41725 , H01L29/4232 , H01L29/785
摘要： 반도체소자를제공한다. 이반도체소자는반도체기판상에배치되는활성영역을포함한다. 상기활성영역은복수의돌출부들및 복수의리세스영역들을포함한다. 상기활성영역의상기복수의돌출부들과중첩하며서로동일한폭을갖는복수의패턴들이배치된다. 상기리세스영역들상에복수의반도체구조체들이배치된다. 상기리세스영역들은서로인접하며서로다른깊이의제1 리세스영역및 제2 리세스영역을포함한다. 상기복수의반도체구조체들은상기제1 리세스영역상에배치되는제1 반도체구조체및 상기제2 리세스영역상에배치되며상기제1 반도체구조체와다른폭을갖는제2 반도체구조체를포함한다.
摘要翻译：半导体器件包括第一有源区上的第一图案，第二有源区上的第二图案和第三有源区上的第三图案。第一图案与第二图案间隔第一间隔，对应于第一和第二有源区域之间的第一凹槽的宽度。第二图案与第三图案间隔第二间隔，对应于第二和第三有效区域之间的第二凹槽的宽度。第一，第二和第三图案包括栅极图案，并且第一和第二凹槽包括具有不同于有源区的导电类型的半导体材料。一个凹部中的半导体材料比另一个凹部中的半导体材料更高。第一，第二和第三图案具有相同的宽度，并且第一和第二凹部具有不同的深度。

6. 发明授权

KR101635285B1 수직형 전면게이트 MOSFET를 갖는 SRAM 셀 有权
标题翻译：具有垂直栅极全面MOSFET的MOSFET SRAM SRAM单元
公开(公告)号：KR101635285B1
公开(公告)日：2016-06-30
申请号：KR1020140175658
申请日：2014-12-09
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 료존지
IPC分类号： H01L27/11
CPC分类号： H01L27/1104 , G11C11/417 , H01L23/528 , H01L29/0649 , H01L29/41725 , H01L29/41741 , H01L29/7827 , H01L29/78642 , H01L2924/0002 , H01L2924/00
摘要： 본발명의정적랜덤액세스메모리(SRAM) 셀은제1 및제2 풀업트랜지스터, 제1 및제2 풀업트랜지스터와함께교차래치된인버터를형성하는제1 및제2 풀다운트랜지스터, 제1 및제2 패스게이트트랜지스터를포함한다. 제1 및제2 풀업트랜지스터, 제1 및제2 풀다운트랜지스터, 그리고제1 및제2 패스게이트트랜지스터의각각은제1 소스/드레인영역으로서의하부판과, 이하부판위의채널과, 제2 소스/드레인영역으로서의상부판을포함한다. 제1 풀다운트랜지스터의하부판과제1 패스게이트트랜지스터의하부판모두의역할을하는제1의격리된활성영역이 SRAM 셀에있다. 제2 풀다운트랜지스터의하부판과제2 패스게이트트랜지스터의하부판모두의역할을하는제2의격리된활성영역이 SRAM 셀에있다.
摘要翻译：静态随机存取存储器（SRAM）单元包括第一和第二上拉晶体管，第一和第二下拉晶体管与第一和第二上拉晶体管形成交叉锁存的反相器，以及第一和第二上拉晶体管，第二通栅晶体管。第一和第二上拉晶体管，第一和第二下拉晶体管以及第一和第二栅极晶体管中的每一个包括作为第一源/漏极区域的底板，底板上的沟道，和顶板作为第二源/漏区。第一隔离有源区在SRAM单元中，并且用作第一下拉晶体管的底板和第一通栅晶体管的底板。第二隔离有源区在SRAM单元中并且用作第二下拉晶体管的底板和第二通栅晶体管的底板。

7. 发明公开

KR1020160003978A 반도체 소자 및 그 제조방법 审中-实审
标题翻译：半导体器件及其制造方法
公开(公告)号：KR1020160003978A
公开(公告)日：2016-01-12
申请号：KR1020140081959
申请日：2014-07-01
申请人： 삼성전자주식회사
发明人： 송현승 , 김현욱
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L23/535 , H01L21/823475 , H01L21/823871 , H01L27/0207 , H01L27/088 , H01L27/092 , H01L29/41725 , H01L2924/0002 , H01L2924/00
摘要： 반도체소자는, 회로영역및 점퍼영역을포함하는기판, 상기기판의상기점퍼영역에제공되고, 제1 방향으로연장되는제1 게이트전극, 상기제1 게이트전극의양 측에제공되는제1 소스/드레인영역들, 및상기제1 게이트전극과상기제1 소스/드레인영역들을연결하는연결콘택을포함한다. 상기연결콘택은상기제1 게이트전극의양 측에배치되어, 상기제1 소스/드레인영역들과연결되는제1 서브콘택들, 및평면적관점에서상기제1 방향에교차하는제2 방향으로연장되어상기제1 서브콘택들과연결되고, 상기제1 게이트전극의상면과접하는제2 서브콘택을포함한다. 평면적관점에서, 상기제1 서브콘택들의각각은상기제1 방향에따른제1 폭을가지고, 상기제2 서브콘택은상기제1 방향에따른제2 폭을가진다. 상기제2 폭은상기제1 폭보다작다.
摘要翻译：本发明的半导体元件包括：包括电路区和跳线区的基板; 第一栅电极，其设置在所述衬底的跨接区域中并沿第一方向延伸; 设置在第一栅电极两侧的第一源/漏区; 以及用于将第一栅极电极与第一源极/漏极区域连接的连接触点。连接触点包括：连接到第一源/漏区并且布置在第一栅电极的两侧的第一子触点; 和第二副接触件，它们连接到第一副接触件并沿与第一方向相交的第二方向延伸，并与第一栅电极的顶侧接触。在第一方向上，每个第一子触点具有沿第一方向的第一宽度，而第二子接触具有小于第一宽度的第二宽度。

8. 发明公开

KR1020150050448A 반도체 집적 회로 제조 방법 有权
标题翻译：半导体集成电路制造方法
公开(公告)号：KR1020150050448A
公开(公告)日：2015-05-08
申请号：KR1020140148126
申请日：2014-10-29
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 시에밍펭 , 쳉웬헝 , 시에헝쳉
IPC分类号： H01L21/336
CPC分类号： H01L21/76897 , H01L21/28079 , H01L21/28088 , H01L21/28141 , H01L21/31055 , H01L21/3212 , H01L21/4763 , H01L21/76816 , H01L21/76819 , H01L21/76831 , H01L21/76834 , H01L21/7684 , H01L21/76846 , H01L21/76852 , H01L21/76861 , H01L21/76865 , H01L21/76879 , H01L21/7688 , H01L21/76883 , H01L21/76885 , H01L21/823425 , H01L21/823475 , H01L21/823821 , H01L21/823828 , H01L21/823864 , H01L21/823871 , H01L21/823878 , H01L23/485 , H01L27/0924 , H01L29/41725 , H01L29/41766 , H01L29/41775 , H01L29/42372 , H01L29/435 , H01L29/4958 , H01L29/4966 , H01L29/517 , H01L29/518 , H01L29/66484 , H01L29/66545 , H01L2924/0002 , H01L2924/00 , H01L21/82 , H01L21/8232
摘要： 반도체직접회로(IC)를제조하는방법이개시된다. 제 1 도전성피처및 제 2 도전성피처가제공된다. 제 1 도전성피처상에제 1 하드마스크(HM)이형성된다. 제 2 도전성피처를노출시키기위한제 1 개구부를갖는, 패터닝된유전체층이제 1 도전성피처및 제 2 도전성피처상부에형성된다. 제 2 도전성피처에접촉하기위해제 1 개구부내에제 1 금속플러그가형성된다. 제 2 HM은제 1 금속플러그상에형성되고, 또다른패터닝된유전체층이, 제 1 도전성피처및 제 1 금속플러그의서브세트를노출시키기위해제 2 개구부를구비하여, 기판상부에형성된다. 제 2 금속플러그가제 2 개구부내에형성된다.
摘要翻译：公开了制造半导体集成电路（IC）的方法。提供了第一导电特征和第二导电特征。在第一导电特征上形成第一硬掩模（HM）。在第一和第二导电特征上形成图案化的介电层，其中第一开口露出第二导电特征。第一金属插塞形成在第一开口中以接触第二导电特征。在第一金属插塞上形成第二HM，并且在衬底上方形成另一图形化的电介质层，其中第二开口露出第一金属插塞和第一导电特征的子集。在第二开口中形成第二金属塞。

9. 发明公开

KR1020150034225A 전체 또는 국소 분리된 기판상에 형성된 변형 게이트-올-어라운드 반도체 디바이스 및 그 제조방법 有权
标题翻译：在全球或当地分离的基底上形成的应变门全部半导体器件
公开(公告)号：KR1020150034225A
公开(公告)日：2015-04-02
申请号：KR1020157002565
申请日：2013-06-11
申请人： 인텔 코포레이션
发明人： 카펠라니,안날리사 , 피트,아브히지트자얀트 , 가니,타히르 , 고메즈,헤리
IPC分类号： H01L29/78 , H01L29/775
CPC分类号： H01L29/42392 , B82Y10/00 , H01L21/30604 , H01L21/845 , H01L29/0649 , H01L29/0673 , H01L29/0847 , H01L29/401 , H01L29/41725 , H01L29/42356 , H01L29/66439 , H01L29/66545 , H01L29/775 , H01L29/7848 , H01L29/785 , H01L29/78696 , H01L29/78
摘要： 전체또는국소분리된기판상에형성된변형게이트-올-어라운드반도체디바이스들을설명한다. 예를들어, 반도체디바이스는반도체기판을포함한다. 절연구조체는반도체기판위에배치된다. 3차원채널영역은절연구조체위에배치된다. 소스및 드레인영역은 3차원채널영역의어느한 측상에및 에피택셜시드층 상에배치된다. 에피택셜시드층은 3차원채널영역과상이하며절연구조체상에배치된반도체재료로구성된다. 게이트전극스택은일부가절연구조체상에배치되고에피택셜시드층에횡 방향으로인접하여 3차원채널영역을둘러싼다.
摘要翻译：描述了形成在全局或局部隔离的基板上的应变门全面半导体器件。例如，半导体器件包括半导体衬底。绝缘结构设置在半导体衬底之上。三维沟道区设置在绝缘结构的上方。源极和漏极区域设置在三维沟道区域的两侧和外延晶种层上。外延种子层由不同于三维沟道区的半导体材料构成，并且设置在绝缘结构上。栅极电极堆叠围绕三维沟道区域，其中设置在绝缘结构上并且横向邻近外延籽晶层的部分。

10. 发明公开

KR1020140115198A 산화그래핀의 환원 방법, 상기 방법으로 얻어진 환원 산화그래핀 및 상기 환원 산화그래핀을 포함하는 박막 트랜지스터 无效
标题翻译：通过包括减少的氧化亚铜的方法和薄膜晶体管获得的减少氧化石墨和还原的氧化石墨的方法
公开(公告)号：KR1020140115198A
公开(公告)日：2014-09-30
申请号：KR1020130029983
申请日：2013-03-20
申请人： 한국과학기술연구원
发明人： 임정아 , 송용원 , 홍재민 , 장주영
IPC分类号： C01B31/02 , H01L29/786 , B82B1/00 , B82B3/00
CPC分类号： C01B31/043 , C01B32/192 , H01L21/0237 , H01L21/02527 , H01L21/02601 , H01L21/02628 , H01L21/02664 , H01L29/1606 , H01L29/401 , H01L29/41725 , H01L29/41733 , H01L29/458 , H01L29/66477 , Y10T428/24802 , C01B32/23 , B82B1/008 , B82B3/0095
摘要： The present invention relates to a preparing method of a reduced graphene oxide pattern, comprising a step for forming a graphene oxide pattern on a substrate and a step for reducing the graphene oxide by supplying white light pulse to the graphene oxide pattern; to a reduced graphene oxide gained by the method; and to an electronic device and a thin film transistor including the reduced graphene oxide.
摘要翻译：本发明涉及还原型氧化石墨烯图案的制备方法，其包括在基片上形成石墨烯氧化物图案的步骤和通过向氧化石墨烯图案提供白光脉冲来还原氧化石墨烯的步骤; 通过该方法获得的还原型石墨烯氧化物; 以及包括还原型石墨烯氧化物的电子器件和薄膜晶体管。

你已经成功收藏专利！

检索式保存成功!

IPRDB

热门服务

关于我们

友情链接

联系方式