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1. 发明授权

KR101782218B1 반도체 디바이스 구조물 및 반도체 디바이스 구조물의 형성 방법 有权
标题翻译：半导体器件结构和形成半导体器件结构的方法
公开(公告)号：KR101782218B1
公开(公告)日：2017-09-26
申请号：KR1020150145286
申请日：2015-10-19
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 창처청 , 린치이한
IPC分类号： H01L29/66 , H01L29/78 , H01L21/762
CPC分类号： H01L29/7851 , H01L21/28247 , H01L29/41775 , H01L29/41783 , H01L29/41791 , H01L29/4232 , H01L29/6653 , H01L29/66545 , H01L29/6656 , H01L29/66795
摘要： 반도체디바이스구조물및 반도체디바이스구조물의형성방법이제공된다. 반도체디바이스구조물이반도체기판위의게이트스택및 게이트스택위의보호요소를포함한다. 보호요소의상단이보호요소의하단보다넓다. 반도체디바이스구조물이또한보호요소의측부표면및 게이트스택의측벽위에서스페이서요소를포함한다. 반도체디바이스구조물이반도체기판위의전도성피쳐에전기적으로연결되는전도성콘택을더 포함한다.
摘要翻译：提供了一种形成半导体器件结构和半导体器件结构的方法。该半导体器件结构包括在半导体衬底上的栅叠层和在栅叠层上的保护元件。保护元件的顶部比保护元件的底部宽。半导体器件结构还包括位于保护元件的侧表面上和栅叠层的侧壁上的间隔元件。半导体器件结构还包括电连接到半导体衬底上的导电部件的导电触点。

2. 发明公开

KR1020160036084A 집적 회로 디바이스의 트랜지스터들을 적층한 장치 및 제조방법 有权
标题翻译：集成电路器件堆叠晶体管的技术和配置
公开(公告)号：KR1020160036084A
公开(公告)日：2016-04-01
申请号：KR1020167007077
申请日：2011-12-28
申请人： 인텔 코포레이션
发明人： 필라리세티,라비 , 쿠오,찰스 , 텐,한우이 , 듀이,길버트 , 라치마디,윌리 , 레,반 , 라도사블예비치,마르코 , 카바리에로스,잭 , 무커지,닐로이
IPC分类号： H01L29/78 , H01L21/84 , H01L27/06 , H01L27/12 , H01L29/423 , H01L29/66 , H01L29/786 , G11C11/412
CPC分类号： H01L29/785 , G11C11/412 , H01L21/845 , H01L27/0688 , H01L27/1211 , H01L29/4232 , H01L29/42392 , H01L29/66795 , H01L29/78696
摘要： 본원발명의실시예들은메모리디바이스의트랜지스터들을적층하기위한기술및 구성을제공한다. 일실시예에서, 장치는반도체기판, 반도체기판상에형성된복수의핀 구조체를포함하고, 복수의핀 구조체의개별핀 구조체는반도체기판상에배치된제1 분리층, 제1 분리층상에배치된제1 채널층, 제1 채널층상에배치된제2 분리층, 제2 분리층상에배치된제2 채널층및 제1 채널층에용량성결합되어제1 트랜지스터에대해제1 채널층을통한전류의흐름을제어하고제2 채널층에용량성결합되어제2 트랜지스터에대해제2 채널층을통한전류의흐름을제어하는게이트단자를포함한다. 다른실시예들이기재되고/기재되거나청구된다.

3. 发明公开

KR1020160034156A 돌출 하부를 갖는 게이트 스페이서를 갖는 반도체 장치 구조물 및 그 형성 방법 有权
标题翻译：具有进气孔部分的带有间隙的半导体器件结构及其形成方法
公开(公告)号：KR1020160034156A
公开(公告)日：2016-03-29
申请号：KR1020140182432
申请日：2014-12-17
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 류융춘
IPC分类号： H01L29/78
CPC分类号： H01L21/823864 , H01L21/31111 , H01L21/31116 , H01L21/441 , H01L21/465 , H01L21/823814 , H01L21/8258 , H01L27/092 , H01L29/0649 , H01L29/0847 , H01L29/161 , H01L29/165 , H01L29/26 , H01L29/4232 , H01L29/6656 , H01L29/66636 , H01L29/78 , H01L29/7848 , H01L29/7831
摘要： 반도체장치구조물및 그형성방법이제공된다. 반도체장치구조물은기판및 기판상에형성된게이트스택구조물을포함한다. 반도체장치구조물은또한게이트스택구조물의측벽상에형성된게이트스페이서를포함하고, 게이트스페이서는상부및 상부에인접하는하부를포함하고, 하부는기판의상면으로기울어진다. 반도체장치구조물은게이트스페이서에인접하여형성된에피택셜구조물을더 포함하고, 에피택셜구조물은게이트스페이서아래에형성된다.
摘要翻译：提供半导体器件结构及其形成方法。半导体器件结构包括形成在衬底上的衬底和栅叠层结构。半导体器件结构还包括形成在栅极堆叠结构的侧壁上的栅极间隔，并且栅极间隔物包括与顶部相邻的顶部和底部，并且底部部分倾斜到衬底的顶表面。半导体器件结构还包括与栅极间隔物相邻形成的外延结构，并且外部结构形成在栅极间隔物的下方。

4. 发明授权

KR101606305B1 적층된 트랜지스터들을 포함하는 집적회로 장치 및 그 제조방법 有权
公开(公告)号：KR101606305B1
公开(公告)日：2016-03-24
申请号：KR1020147016171
申请日：2011-12-28
申请人： 인텔 코포레이션
发明人： 필라리세티,라비 , 쿠오,찰스 , 텐,한우이 , 듀이,길버트 , 라치마디,윌리 , 레,반 , 라도사블예비치,마르코 , 카바리에로스,잭 , 무커지,닐로이
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L29/785 , G11C11/412 , H01L21/845 , H01L27/0688 , H01L27/1211 , H01L29/4232 , H01L29/42392 , H01L29/66795 , H01L29/78696
摘要： 본원발명의실시예들은메모리디바이스의트랜지스터들을적층하기위한기술및 구성을제공한다. 일실시예에서, 장치는반도체기판, 반도체기판상에형성된복수의핀 구조체를포함하고, 복수의핀 구조체의개별핀 구조체는반도체기판상에배치된제1 분리층, 제1 분리층상에배치된제1 채널층, 제1 채널층상에배치된제2 분리층, 제2 분리층상에배치된제2 채널층및 제1 채널층에용량성결합되어제1 트랜지스터에대해제1 채널층을통한전류의흐름을제어하고제2 채널층에용량성결합되어제2 트랜지스터에대해제2 채널층을통한전류의흐름을제어하는게이트단자를포함한다. 다른실시예들이기재되고/기재되거나청구된다.

5. 发明公开

KR1020160018327A 반도체 장치 有权
标题翻译：半导体器件及其制造方法
公开(公告)号：KR1020160018327A
公开(公告)日：2016-02-17
申请号：KR1020150024149
申请日：2015-02-17
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 창차이웨이 , 우포치 , 창체쳉
IPC分类号： H01L29/78 , H01L21/8234 , H01L29/66
CPC分类号： H01L27/0886 , H01L21/02068 , H01L21/32134 , H01L21/32137 , H01L21/32138 , H01L21/823456 , H01L29/0649 , H01L29/4232 , H01L29/785 , H01L29/7855 , H01L21/823431 , H01L29/66795 , H01L29/7831
摘要： 일부실시예에따라, 전도성물질이제1 복수의핀들과제2 복수의핀들위에서부터제거되고, 제1 복수의핀들은짧은게이트길이영역내에배치되고, 제2 복수의핀들은긴 게이트길이영역내에배치된다. 저압이고고 유속인적어도하나의에천트를이용해서건식에칭을초기에수행함으로써제거가수행되며, 이제거는전도성물질로하여금제1 복수의핀들위에서보다제2 복수의핀들위에서더 큰두께를갖게한다. 따라서, 전도성물질의잔류물을제거하도록습식에칭이활용될때, 제2 복수의핀들과전도성물질사이의유전물질이손상되지않는다.
摘要翻译：根据一些实施例，从第一多个翅片和第二多个翅片上方移除导电材料，其中第一多个翅片位于小的栅极长度区域内，并且第二个多个鳍片位于大的栅极长度区域。通过最初执行具有低压和高流速的至少一种蚀刻剂的干蚀刻来执行去除，这使得导电材料在第二多个翅片上比在第一多个翅片上具有更大的厚度。因此，当使用湿蚀刻来去除导电材料的其余部分时，第二多个散热片与导电材料之间的电介质材料不被损坏。

6. 发明公开

KR1020150131915A 접속간 구조물에 대한 방법 및 디바이스 有权
标题翻译：内部连接结构的方法和装置
公开(公告)号：KR1020150131915A
公开(公告)日：2015-11-25
申请号：KR1020140163695
申请日：2014-11-21
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 장펭밍 , 후앙후아이잉
IPC分类号： H01L27/11 , H01L21/8244
CPC分类号： H01L27/1104 , H01L21/28008 , H01L21/76895 , H01L21/76897 , H01L23/485 , H01L27/0207 , H01L29/4232 , H01L29/66477 , H01L2924/0002 , H01L2924/00
摘要： 디바이스는소스/드레인영역, 게이트전극, 및접속간구조물을포함한다. 게이트전극은상부표면, 상부표면에대향하는하부표면, 및상부표면과하부표면사이에연장하는측벽을갖는다. 접속간구조물은소스/드레인영역및 게이트전극의측벽에전기적으로연결된다. 디바이스를제조하기위한방법도또한개시된다.
摘要翻译：器件包括源极/漏极区域，栅极电极和内部连接结构。栅电极具有顶表面，与其顶表面相对的底表面和在其顶表面和底表面之间延伸的侧壁。内部连接结构电耦合到栅极电极的源极/漏极区域和侧壁。还公开了一种用于制造该器件的方法。

7. 发明公开

KR1020150058076A 게이트 보호 캡 및 그 형성 방법 有权
标题翻译：门保护套及其形成方法
公开(公告)号：KR1020150058076A
公开(公告)日：2015-05-28
申请号：KR1020140161875
申请日：2014-11-19
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 린치한 , 린지중 , 창민청 , 첸차오청
IPC分类号： H01L29/78 , H01L27/02 , H01L21/8234 , H01L21/8238
CPC分类号： H01L21/28247 , H01L21/28008 , H01L21/76834 , H01L21/76897 , H01L21/823437 , H01L21/823468 , H01L21/823864 , H01L29/4232 , H01L29/66545 , H01L29/6656 , H01L29/785 , H01L27/0296
摘要： 구조물은기판, 기판상부에있는게이트구조물, 기판상부에있는유전체층, 및게이트구조물의게이트전극상부에있는캡을포함한다. 유전체층의상면및 게이트전극은동일평면상에있다. 게이트구조물은제 1 게이트구조물측벽과제 2 게이트구조물측벽사이에게이트측면거리만큼연장한다. 캡은제 1 캡측벽과제 2 캡측벽사이에서연장한다. 제 1 캡부분은게이트구조물의중간선으로부터측면방향으로제 1 게이트구조물측벽을향하여제 1 캡측벽까지제 1 캡측면거리만큼연장하고, 제 2 캡부분은중간선으로부터측면방향으로제 2 게이트구조물측벽을향하여제 2 캡측벽까지제 2 캡측면거리만큼연장한다. 제 1 캡측면거리및 제 2 캡측면거리는게이트측면거리의적어도 1/2이다.
摘要翻译：一种结构包括衬底，衬底上的栅极结构，衬底上的电介质层和栅极结构的栅电极上的帽。电介质层和栅电极的顶表面是共平面的。栅极结构延伸了第一和第二栅极结构侧壁之间的栅极横向距离。帽在第一和第二帽侧壁之间延伸。第一盖部分从栅极结构的中线横向朝向第一栅极结构侧壁延伸并且通过第一帽侧向距离延伸到第一帽侧壁，并且第二帽部分从中线横向朝向第二栅极结构侧壁延伸，并且第二帽侧壁由第二帽横向距离。第一帽横向距离和第二帽横向距离至少是门横向距离的一半。

8. 发明公开

KR1020150039416A 질화갈륨계 수직형 트랜지스터 审中-实审
标题翻译：氮化镓立式晶体管
公开(公告)号：KR1020150039416A
公开(公告)日：2015-04-10
申请号：KR1020130117960
申请日：2013-10-02
申请人： 서울반도체 주식회사
发明人： 타케야모토노부 , 이관현 , 곽준식 , 정영도 , 이강녕
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L29/2003 , H01L29/4232 , H01L29/42356
摘要： 본발명의수직형질화갈륨계트랜지스터는, 지지기판; 상기지지기판상에형성된드레인전극층; 상기드레인전극층상에형성된제1 도전형의고농도질화갈륨반도체층; 상기제1 도전형의고농도질화갈륨반도체층상에형성된제1 도전형질화갈륨반도체층; 상기제1 도전형질화갈륨반도체층의상부영역일부가제거된리세스홈 구조상에형성된게이트절연막; 상기게이트절연막상에형성된접시형측단면을가지는게이트전극; 상기리세스홈 구조가없는상기제1 도전형질화갈륨반도체층의상에형성되고, 그측면이상기리세스홈 구조의측면을따라연속된형태를가지는제2 도전형질화갈륨반도체층; 상기제2 도전형질화갈륨반도체층의상부측면영역에형성되고, 그측면이상기리세스홈 구조의측면및 상기제2 도전형질화갈륨반도체층의측면을따라연속된형태를가지는제1 도전형의스위치반도체층; 및상기제2 도전형질화갈륨반도체층및 제1 도전형의스위치반도체층상부에형성된소스전극을포함할수 있다.
摘要翻译：本发明的氮化镓垂直型晶体管可以包括：支撑板要形成在上述支撑板上的漏电极层; 将形成在上述漏电极层上的第一导电类型的高浓度氮化镓半导体层; 在上述第一导电型高浓度氮化镓半导体层上形成的第一导电氮化镓半导体层; 形成在其上去除上述第一导电氮化镓半导体层的上部区域的凹槽结构的栅极绝缘层; 在上述栅极绝缘层上形成具有碟形侧面截面的栅电极; 在上述第一导电氮化镓半导体层上形成的第二导电氮化镓半导体层，而不具有上述凹槽结构，并且其侧面沿着上述凹槽结构的侧面具有连续形状; 第一导电开关半导体层，形成在上述第二导电氮化镓的上侧，并且其一侧沿着上述凹槽结构的侧面和上述第二导电氮化镓半导体层的一侧具有连续形状 ; 以及要形成在上述第二导电氮化镓半导体层和第一导电开关半导体层的上部的源电极。

9. 发明公开

KR1020150009839A 반도체소자 및 그 제조방법 有权
标题翻译：半导体器件及其制造方法
公开(公告)号：KR1020150009839A
公开(公告)日：2015-01-27
申请号：KR1020130084261
申请日：2013-07-17
申请人： 경북대학교 산학협력단
发明人： 이정희 , 강희성 , 임기식 , 원철호 , 김동석
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L29/4232 , H01L29/66287 , H01L29/7783 , H01L29/7802
摘要： 반도체 소자가 개시된다. 본 발명에 의한 반도체 소자는 기판 상에 기설정된 크기를 갖는 버퍼층, 버퍼층 상에 배치되는 도전층, 버퍼층과 도전층 사이에 배치되는 공동부, 공동부를 통과하며 도전층을 수직방향으로 둘러쌓는 형태를 갖는 게이트 절연층 및 버퍼층과 이격된 형태로 게이트 절연층 상에 형성된 게이트 전극을 포함한다.
摘要翻译：公开了一种半导体器件。根据本发明的半导体器件包括在衬底上具有预定尺寸的缓冲层，布置在缓冲层上的导电层，布置在缓冲层和导电层之间的中空部分，穿过中空部分，并且在垂直方向上包围导电层，以及栅极，其与缓冲层分离并形成在栅极绝缘层上。

10. 发明公开

KR1020140106314A 전력 반도체 소자 및 그 제조 방법 有权
标题翻译：功率半导体器件及其制造
公开(公告)号：KR1020140106314A
公开(公告)日：2014-09-03
申请号：KR1020130020713
申请日：2013-02-26
申请人： 삼성전기주식회사
发明人： 박재훈 , 송인혁 , 서동수 , 김광수 , 엄기주
IPC分类号： H01L29/78 , H01L21/336
CPC分类号： H01L29/66348 , H01L27/0817 , H01L27/088 , H01L27/0921 , H01L29/0847 , H01L29/1033 , H01L29/1079 , H01L29/41733 , H01L29/4232 , H01L29/66325 , H01L29/66333 , H01L29/66477 , H01L29/66484 , H01L29/66954 , H01L29/7393 , H01L29/7397 , H01L29/768 , H01L29/78 , H01L31/111 , H01L31/1113 , H01L51/0512 , H01L29/42364
摘要： The present invention relates to a power semiconductor device including a first conductivity type drift layer; a second conductivity type body layer formed on the upper part of the drift layer; a second conductivity type collector layer formed on the lower part of the drift layer; a first gate passing through a portion of the body layer and the drift layer; a first conductivity type emitter layer formed on the body layer and spaced apart from the first gate; and a second gate partially covering the upper part of the emitter layer and the body layer, and formed on the upper part of the first gate in a flat plate shape. A deposition blocking layer is formed in a gap in contact with the first and second gates, the body layer, the emitter layer, and the drift layer.
摘要翻译：本发明涉及包括第一导电型漂移层的功率半导体器件; 形成在漂移层的上部的第二导电型体层; 形成在漂移层的下部的第二导电型集电极层; 通过所述体层的一部分和所述漂移层的第一栅极; 形成在所述主体层上并与所述第一栅极间隔开的第一导电型发射极层; 以及第二栅极，部分地覆盖发射极层和主体层的上部，并且以平板形状形成在第一栅极的上部。在与第一和第二栅极，主体层，发射极层和漂移层接触的间隙中形成沉积阻挡层。

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