专利快速检索-快速检索全球专利，免费商用专利数据库-IPRDB

1. 发明授权

US09058842B2 Systems and methods for gate aware iterative data processing 有权
标题翻译：门感知迭代数据处理的系统和方法
公开(公告)号：US09058842B2
公开(公告)日：2015-06-16
申请号：US13552403
申请日：2012-07-18
申请人： Fan Zhang , Yang Han , Ming Jin , Chung-Li Wang
发明人： Fan Zhang , Yang Han , Ming Jin , Chung-Li Wang
IPC分类号： G11C27/00 , G11B20/10
CPC分类号： G11B20/10268 , G11B20/10509
摘要： The present inventions are related to systems and methods for iterative data processing scheduling. In one case a data processing system is disclosed that includes a data detector circuit and a data decoder circuit. The data detector circuit is operable to apply a data detection algorithm to a data set to yield a detected output. The data decoder circuit is operable to repeatedly apply a data decoding algorithm to the detected output to yield a decoded output over a number of passes, where the number of passes is within an allowable number of local iterations selected based at least in part on a read gate signal.
摘要翻译：本发明涉及用于迭代数据处理调度的系统和方法。在一种情况下，公开了一种包括数据检测器电路和数据解码器电路的数据处理系统。数据检测器电路可操作以将数据检测算法应用于数据集以产生检测到的输出。数据解码器电路可操作以重复地将数据解码算法应用于检测到的输出，以产生经过多次通过的解码输出，其中通过次数在至少部分基于读取的选择的局部迭代的允许数量之内门信号。

2. 发明授权

US08947804B2 Systems and methods for combined binary and non-binary data processing 有权
标题翻译：用于组合二进制和非二进制数据处理的系统和方法
公开(公告)号：US08947804B2
公开(公告)日：2015-02-03
申请号：US13316758
申请日：2011-12-12
申请人： Zongwang Li , Chung-Li Wang , Shaohua Yang , Changyou Xu , Lei Chen , Yang Han
发明人： Zongwang Li , Chung-Li Wang , Shaohua Yang , Changyou Xu , Lei Chen , Yang Han
IPC分类号： G11B5/02 , H03M13/11
CPC分类号： G11B5/02 , H03M13/1171
摘要： Various embodiments of the present invention provide systems and methods for data processing. For example, a data processing system is disclosed that includes a combination data decoder circuit. The combination data decoder circuit includes: a non-binary data decoder circuit and a binary data decoder circuit.
摘要翻译：本发明的各种实施例提供了用于数据处理的系统和方法。例如，公开了一种包括组合数据解码器电路的数据处理系统。组合数据解码器电路包括：非二进制数据解码器电路和二进制数据解码器电路。

3. 发明授权

US08707144B2 LDPC decoder with targeted symbol flipping 有权
标题翻译：具有目标符号翻转的LDPC解码器
公开(公告)号：US08707144B2
公开(公告)日：2014-04-22
申请号：US13274443
申请日：2011-10-17
申请人： Chung-Li Wang , Zongwang Li , Shaohua Yang
发明人： Chung-Li Wang , Zongwang Li , Shaohua Yang
IPC分类号： H03M13/00
CPC分类号： H03M13/1108 , H03M13/1117 , H03M13/1171 , H03M13/3715
摘要： A non-binary low density parity check data decoder comprises a variable node processor operable to update variable node symbol values according to a plurality of elements in a non-binary Galois Field, a check node processor connected to the variable node processor and operable to perform parity check calculations, and a controller operable to perform symbol flipping and to control decoding iterations in the variable node processor and the check node processor.
摘要翻译：非二进制低密度奇偶校验数据解码器包括可变节点处理器，其可操作以根据非二进制伽罗瓦域中的多个元素更新可变节点符号值，校验节点处理器连接到可变节点处理器并可操作以执行奇偶校验计算，以及可操作以执行符号翻转并控制可变节点处理器和校验节点处理器中的解码迭代的控制器。

4. 发明授权

US08560929B2 Systems and methods for non-binary decoding 有权
标题翻译：用于非二进制解码的系统和方法
公开(公告)号：US08560929B2
公开(公告)日：2013-10-15
申请号：US13167764
申请日：2011-06-24
申请人： Zongwang Li , Wu Chang , Chung-Li Wang , Changyou Xu , Shaohua Yang , Yang Han
发明人： Zongwang Li , Wu Chang , Chung-Li Wang , Changyou Xu , Shaohua Yang , Yang Han
IPC分类号： H03M13/00
CPC分类号： H04L1/0047 , H03M13/1171 , H03M13/134 , H03M13/255
摘要： Various embodiments of the present invention provide systems and methods for data processing. A data processing circuit is disclosed that includes: a data detector circuit, a first symbol constrained arrangement circuit, and a second symbol constrained arrangement circuit. The data detector circuit is operable to apply a data detection algorithm to a combination of a first input data set and a decoded data set to yield a detected output that includes a number of non-binary symbols. The first symbol constrained arrangement circuit is operable to receive the detected output and to re-arrange the detected output in accordance with a first arrangement algorithm to yield a re-arranged output. The bits for at least one non-binary symbol from the detected output are maintained together in the re-arranged output. The second symbol constrained arrangement circuit is operable to receive a second input data set and to re-arrange the second data input in accordance with a second arrangement algorithm to yield the decoded data set. The bits for at least one non-binary symbol from the second input data set are maintained together in the decoded data set output.
摘要翻译：本发明的各种实施例提供了用于数据处理的系统和方法。公开了一种数据处理电路，其包括：数据检测器电路，第一符号约束布置电路和第二符号约束布置电路。数据检测器电路可操作以将数据检测算法应用于第一输入数据集合和解码数据集合的组合，以产生包括多个非二进制符号的检测输出。第一符号约束布置电路可操作以接收检测到的输出并根据第一布置算法重新布置检测的输出以产生重新排列的输出。来自检测到的输出的至少一个非二进制符号的位在重新布置的输出中保持在一起。第二符号约束布置电路可操作以接收第二输入数据集并且根据第二布置算法重排第二数据输入以产生解码数据集。用于来自第二输入数据集的至少一个非二进制符号的位在解码数据集输出中一起保持。

5. 发明申请

US20120331370A1 Systems and Methods for Non-Binary Decoding 有权
标题翻译：非二进制解码的系统和方法
公开(公告)号：US20120331370A1
公开(公告)日：2012-12-27
申请号：US13167764
申请日：2011-06-24
申请人： Zongwang Li , Wu Chang , Chung-Li Wang , Changyou Xu , Shaohua Yang , Yang Han
发明人： Zongwang Li , Wu Chang , Chung-Li Wang , Changyou Xu , Shaohua Yang , Yang Han
IPC分类号： G06F11/08
CPC分类号： H04L1/0047 , H03M13/1171 , H03M13/134 , H03M13/255
摘要： Various embodiments of the present invention provide systems and methods for data processing. A data processing circuit is disclosed that includes: a data detector circuit, a first symbol constrained arrangement circuit, and a second symbol constrained arrangement circuit. The data detector circuit is operable to apply a data detection algorithm to a combination of a first input data set and a decoded data set to yield a detected output that includes a number of non-binary symbols. The first symbol constrained arrangement circuit is operable to receive the detected output and to re-arrange the detected output in accordance with a first arrangement algorithm to yield a re-arranged output. The bits for at least one non-binary symbol from the detected output are maintained together in the re-arranged output. The second symbol constrained arrangement circuit is operable to receive a second input data set and to re-arrange the second data input in accordance with a second arrangement algorithm to yield the decoded data set. The bits for at least one non-binary symbol from the second input data set are maintained together in the decoded data set output.
摘要翻译：本发明的各种实施例提供了用于数据处理的系统和方法。公开了一种数据处理电路，其包括：数据检测器电路，第一符号约束布置电路和第二符号约束布置电路。数据检测器电路可操作以将数据检测算法应用于第一输入数据集合和解码数据集合的组合，以产生包括多个非二进制符号的检测输出。第一符号约束布置电路可操作以接收检测到的输出并根据第一布置算法重新布置检测的输出以产生重新排列的输出。来自检测到的输出的至少一个非二进制符号的位在重新布置的输出中保持在一起。第二符号约束排列电路可操作以接收第二输入数据集并且根据第二布置算法重新布置第二数据输入以产生解码的数据集。用于来自第二输入数据集的至少一个非二进制符号的位在解码数据集输出中一起保持。

6. 发明授权

US08775896B2 Non-binary LDPC decoder with low latency scheduling 有权
标题翻译：具有低延迟调度的非二进制LDPC解码器
公开(公告)号：US08775896B2
公开(公告)日：2014-07-08
申请号：US13369468
申请日：2012-02-09
申请人： Zongwang Li , Chung-Li Wang , Changyou Xu
发明人： Zongwang Li , Chung-Li Wang , Changyou Xu
IPC分类号： H03M13/00
CPC分类号： H03M13/658 , H03M13/1122 , H03M13/1131 , H03M13/1171 , H03M13/2957 , H03M13/6325 , H03M13/6343
摘要： Various embodiments of the present invention provide systems and methods for decoding of non-binary LDPC codes. For example, a low density parity check data decoder is disclosed that includes a variable node processor operable to perform variable node updates based at least in part on check node to variable node message vectors, a check node processor operable to perform check node updates and to generate the check node to variable node message vectors, and a scheduler operable to cause the variable node processor to use check node to variable node message vectors from multiple decoding iterations when performing the variable node updates for a given decoding iteration.
摘要翻译：本发明的各种实施例提供用于解码非二进制LDPC码的系统和方法。例如，公开了一种低密度奇偶校验数据解码器，其包括可变节点处理器，其可操作以至少部分地基于校验节点到可变节点消息向量来执行变量节点更新;校验节点处理器，可操作以执行校验节点更新，以及生成检查节点到可变节点消息向量，以及调度器，用于当对于给定的解码迭代执行变量节点更新时，使得变量节点处理器使用来自多个解码迭代的可变节点消息向量的校验节点。

7. 发明申请

US20130297983A1 Data Processing System with Failure Recovery 有权
标题翻译：具有故障恢复的数据处理系统
公开(公告)号：US20130297983A1
公开(公告)日：2013-11-07
申请号：US13465214
申请日：2012-05-07
申请人： Chung-Li Wang , Lei Chen , Fan Zhang , Shaohua Yang , Johnson Yen
发明人： Chung-Li Wang , Lei Chen , Fan Zhang , Shaohua Yang , Johnson Yen
IPC分类号： G06F11/07 , H03M13/09 , G06F11/10 , H03M13/05
CPC分类号： H03M13/09 , G06F11/0727 , G06F11/0751 , G06F11/1076 , G11B20/1833 , G11B2020/1843 , G11B2020/185 , G11B2220/2516 , H03M13/1111 , H03M13/1128 , H03M13/255 , H03M13/451 , H03M13/47
摘要： Various embodiments of the present invention provide systems and methods for a data processing system with failure recovery. For example, a data processing system is disclosed that includes a data processing circuit operable to process a block of data from an input and to yield a plurality of possible results based on the block of data, and an error detection circuit operable to test the plurality of possible results for errors and to report to the data processing circuit whether the plurality of possible results contain errors. The data processing system is operable to output any of the possible results in which the error detection circuit found no errors.
摘要翻译：本发明的各种实施例提供了具有故障恢复的数据处理系统的系统和方法。例如，公开了一种数据处理系统，其包括数据处理电路，可操作用于处理来自输入的数据块，并且基于数据块产生多个可能的结果;以及错误检测电路，用于测试多个可能的错误结果，并向数据处理电路报告多个可能的结果是否包含错误。数据处理系统可操作地输出误差检测电路没有发现错误的任何可能的结果。

8. 发明申请

US20130246877A1 Systems and Methods for Compression Driven Variable Rate Decoding in a Data Processing System 有权
标题翻译：数据处理系统中压缩驱动变速率解码的系统和方法
公开(公告)号：US20130246877A1
公开(公告)日：2013-09-19
申请号：US13422986
申请日：2012-03-16
申请人： Fan Zhang , Shaohua Yang , Yang Han , Chung-Li Wang , Weijun Tan
发明人： Fan Zhang , Shaohua Yang , Yang Han , Chung-Li Wang , Weijun Tan
IPC分类号： G06F11/07 , H03M13/09 , G06F11/10 , H03M13/05
CPC分类号： H03M13/1111 , G06F11/1076 , G11B20/00007 , G11B20/1833 , G11B2020/185 , G11B2220/2516 , H03M13/2957 , H03M13/3707 , H03M13/6331 , H03M13/6343 , H03M13/6516
摘要： The present inventions are related to systems and methods for data processing, and more particularly to systems and methods for variable rate encoding and/or decoding in a data processing system.
摘要翻译：本发明涉及用于数据处理的系统和方法，更具体地涉及用于数据处理系统中的可变速率编码和/或解码的系统和方法。

9. 发明申请

US20130212447A1 Non-Binary LDPC Decoder with Low Latency Scheduling 有权
标题翻译：具有低延迟调度的非二进制LDPC解码器
公开(公告)号：US20130212447A1
公开(公告)日：2013-08-15
申请号：US13369468
申请日：2012-02-09
申请人： Zongwang Li , Chung-Li Wang , Changyou Xu
发明人： Zongwang Li , Chung-Li Wang , Changyou Xu
IPC分类号： H03M13/05 , G06F11/10
CPC分类号： H03M13/658 , H03M13/1122 , H03M13/1131 , H03M13/1171 , H03M13/2957 , H03M13/6325 , H03M13/6343
摘要： Various embodiments of the present invention provide systems and methods for decoding of non-binary LDPC codes. For example, a low density parity check data decoder is disclosed that includes a variable node processor operable to perform variable node updates based at least in part on check node to variable node message vectors, a check node processor operable to perform check node updates and to generate the check node to variable node message vectors, and a scheduler operable to cause the variable node processor to use check node to variable node message vectors from multiple decoding iterations when performing the variable node updates for a given decoding iteration.
摘要翻译：本发明的各种实施例提供用于解码非二进制LDPC码的系统和方法。例如，公开了一种低密度奇偶校验数据解码器，其包括可变节点处理器，其可操作以至少部分地基于校验节点到可变节点消息向量来执行变量节点更新;校验节点处理器，可操作以执行校验节点更新，以及生成检查节点到可变节点消息向量，以及调度器，用于当对于给定的解码迭代执行变量节点更新时，使得变量节点处理器使用来自多个解码迭代的可变节点消息向量的校验节点。

10. 发明申请

US20130148232A1 Systems and Methods for Combined Binary and Non-Binary Data Processing 有权
标题翻译：组合二进制和非二进制数据处理的系统和方法
公开(公告)号：US20130148232A1
公开(公告)日：2013-06-13
申请号：US13316758
申请日：2011-12-12
申请人： Zongwang Li , Chung-Li Wang , Shaohua Yang , Changyou Xu , Lei Chen , Yang Han
发明人： Zongwang Li , Chung-Li Wang , Shaohua Yang , Changyou Xu , Lei Chen , Yang Han
IPC分类号： G11B5/035 , H03M7/00
CPC分类号： G11B5/02 , H03M13/1171
摘要： Various embodiments of the present invention provide systems and methods for data processing. For example, a data processing system is disclosed that includes a combination data decoder circuit. The combination data decoder circuit includes: a non-binary data decoder circuit and a binary data decoder circuit.
摘要翻译：本发明的各种实施例提供了用于数据处理的系统和方法。例如，公开了包括组合数据解码器电路的数据处理系统。组合数据解码器电路包括：非二进制数据解码器电路和二进制数据解码器电路。

你已经成功收藏专利！

检索式保存成功!

IPRDB

热门服务

关于我们

友情链接

联系方式