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    • 9. 发明授权
      US07565388B1 Logic cell supporting addition of three binary words 有权
    • Logic cell supporting addition of three binary words
    • 逻辑单元支持添加三个二进制字
    • US07565388B1
    • 2009-07-21
    • US10718968
    • 2003-11-21
    • Gregg Baeckler , Martin Langhammer , James Schleicher , Richard Yuan
    • Gregg Baeckler , Martin Langhammer , James Schleicher , Richard Yuan
    • G06F7/38 , G06F7/50
    • G06F7/509 , H03K19/1733
    • Logic circuits that support the addition of three binary numbers using hardwired adders are described. In one embodiment, this is accomplished by using a 3:2 compressor (i.e., a Carry Save Adder method), using hardwired adders to add the sums and carrys produced by the 3:2 compression, and sharing carrys data calculated in one logic element (“LE”) with the following LE. In such an embodiment, with the exception of the first and last LEs in a logic array block (“LAB”), each LE in effect lends one look-up table (“LUT”) to the LE below (i.e., the following LE) and borrows one LUT from the LE above (i.e., the previous LE). The LUT being lent or borrowed is one that implements the carry function in the 3:2 compressor model. In another aspect, an embodiment of the present invention provides LEs that include selectors to select signals corresponding to the addition of three binary numbers mode.
    • 描述了支持使用硬连线加法器添加三个二进制数的逻辑电路。 在一个实施例中，这是通过使用3：2压缩器（即，进位保存加法器方法）来实现的，其使用硬连线加法器来添加由3：2压缩产生的和和携带，并且共享携带在一个逻辑元件中计算的数据 （“LE”）与以下LE。 在这样的实施例中，除了逻辑阵列块（“LAB”）中的第一个和最后一个LE之外，每个LE有效地将一个查找表（“LUT”）提供给下面的LE（即，下面的LE ）并从上面的LE借用一个LUT（即，先前的LE）。 借出或借用的LUT是在3：2压缩机模型中实现进位功能的LUT。 在另一方面，本发明的实施例提供了包括选择器的LE，用于选择对应于三进制数模式的添加的信号。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 10. 发明授权
      US07337100B1 Physical resynthesis of a logic design 失效
    • Physical resynthesis of a logic design
    • 逻辑设计的物理再合成
    • US07337100B1
    • 2008-02-26
    • US10461921
    • 2003-06-12
    • Michael D. Hutton , Joachim Pistorius , Babette van Antwerpen , Gregg Baeckler , Richard Yuan , Yean-Yow Hwang
    • Michael D. Hutton , Joachim Pistorius , Babette van Antwerpen , Gregg Baeckler , Richard Yuan , Yean-Yow Hwang
    • G06F17/50 , G06F9/455 , G01R31/28
    • G06F17/5068
    • A multiple-pass synthesis technique improves the performance of a design. In a specific embodiment, synthesis is performed in two or more passes. In a first pass, a first synthesis is performed, and in a second or subsequent pass, a second synthesis or resynthesis is performed. During the first synthesis, the logic will be mapped to for example, the logic structures (e.g., logic elements, LUTs, synthesis gates) of the target technology such as a programmable logic device. Alternatively a netlist may be provided from a third party. Before the second synthesis, a fast or abbreviated fit may be performed of the netlist to a specific device (e.g., specific programmable logic device product). Before the second synthesis, the netlist obtained from the first synthesis (or provided by a third party) is unmapped and then the second synthesis is performed. Since a partial fit is performed, the second synthesis has more visibility and optimize the logic better than by using a single synthesis pass. After the second synthesis pass, a more detailed fit is performed.
    • 多通道合成技术提高了设计的性能。 在具体实施方案中，以两次或更多次通过进行合成。 在第一次通过中，执行第一次合成，并且在第二次或随后的过程中进行第二次合成或再合成。 在第一合成期间，逻辑将被映射到例如目标技术的逻辑结构（例如，逻辑元件，LUT，合成门），诸如可编程逻辑器件。 或者，可以从第三方提供网表。 在第二合成之前，可以将网表快速或缩写配合到特定设备（例如，特定的可编程逻辑设备产品）。 在第二次合成之前，从第一次合成（或由第三方提供）获得的网表被未映射，然后进行第二次合成。 由于执行部分拟合，所以第二合成比通过使用单个合成通路更好的可见性和优化逻辑。 在第二次合成之后，进行更详细的拟合。
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