本发明涉及一种电可编程半导体存储器件，尤其涉及这种半导体存储器件中的非易失性半导体存储器件。

对小型和大容量的非易失性半导体存储器件的需要正迅速增长，对预计有着高集成度和大容量的NAND型闪存也给予了注意。
设计规则减少对继续保持高集成度和大容量是很必要的。为了减少设计规则，还需要对布线图的微加工。
为了进一步实现诸如布线图的微加工，需要极高质量的加工技术；因此设计规则的减少变得很困难。
因此近年来，大量关于半导体存储器件的发明都提议用三维存储单元提高存储器的集成度(日本专利公开2003-078044，美国专利5599724，美国专利5707885，Masuoka等人的“Novel Ultrahigh-density Flash Memory With a Staked-Surrounding Gate Transistor(S-SGT)Structured Cell”，IEEE TRANSACTION SON ELECTRONDEVICES，Vol.50，No.4，pp 945-951，2003年4月”)。
很多放置了三维存储单元在其中的传统半导体存储器件需要进行光蚀刻过程(下面称为“PEP”，其表示一个利用光致抗蚀剂和例如光刻过程和蚀刻等制造过程形成图案的过程)。在此，用设计规则的最小线宽度执行的光蚀刻过程设置为“临界PEP”，用大于设计规则的最小线宽度的线宽度执行的光蚀刻过程设置为“粗略PEP”。在传统的设置了三维存储单元的半导体存储器件中，要求每一个存储单元部件层的临界PEP数量应当等于或大于3。此外在传统半导体存储器件中，很多都是将存储单元简单地堆叠在一起，因此不能避免通过三维制造导致的成本增加。
此外，在放置了三维存储单元的传统半导体存储器件中，存在采用SGT(列形状)结构晶体管的半导体存储器件(日本专利公开2003-078044，美国专利5599724，美国专利5707885)。
在采用SGT(列形状)结构晶体管的半导体存储器件中，采用在将堆叠存储晶体管部件的沟道(体)部分形成为柱状之后形成其侧壁将变成栅电极的多晶硅的过程。非常有可能出现诸如在相邻栅极之间会随着微加工出现游击(shortstop)的问题，因为从俯视得出的结构是类似叉烧包(skewering dumpling)的结构。
更为具体地说，如在IEEE TRANSACTION SON ELECTRONDEVICES，Vol.50，No.4，pp945-951，2003年4月中公开的，在形成上柱(upper pillar)和侧壁栅极之后，在将上柱和侧壁栅极看作掩模的情况下形成下层柱，由此形成下层栅极。因此，随着层越来越低，柱直径也不同。因此不仅每一层中的晶体管特性都会不同，而且从俯视来看单元面积会变大，因为在用底层的柱直径来进行二维设置时的间距是固定的。此外，设置在二维状态下的一对相邻柱完全分离，并需要连接每一层的字线的额外过程。因此该过程将变得很麻烦。
至于传统堆叠类型的非易失性半导体存储器，必要的字线驱动器数量增加了，因为字线至少要独立地存在于每一层，由此尖端面积增大了。

按照本发明的一个实施例，一种非易失性半导体存储器件包括：多个存储串(memory string)，该多个存储串包括具有多个串联连接的电可编程存储单元的存储串，其中该存储串包括柱状半导体、在该柱状半导体周围形成的第一绝缘膜、在该第一绝缘膜周围形成的电荷存储层、在该电荷存储层周围形成的第二绝缘膜以及在该第二绝缘膜周围形成的第一至第n电极，n是不小于2的自然数；并且其中该存储串的第一至第n电极与其它存储串的第一至第n电极分别形成二维伸展的第一至第n导体层。
此外，按照本发明的一个实施例，一种制造非易失性半导体存储器件的方法包括：在半导体衬底上形成具有导体杂质的扩散区；在所述半导体衬底上方轮流形成多个第一绝缘膜和导体；在该多个第一绝缘膜和导体中形成多个孔；在该孔的表面上形成第二绝缘膜；蚀刻该孔的底部的该第二绝缘膜；以及分别在孔中形成多个柱状半导体。

合并于此并构成说明书一部分的附图图解了本发明的实施，并且和说明书一起解释本发明。
在附图中，图1示出按照本发明一个实施例的非易失性半导体存储器件的轮廓图。
图2是按照本发明一个实施例的非易失性半导体存储器件1的存储晶体管区2的一部分轮廓图。
图3是按照本发明一个实施例的非易失性半导体存储器件1的存储串10的轮廓结构图。
图4示出本发明一个实施例中的一个存储晶体管MTr的截面视图。
图5是按照本发明一个实施例的非易失性半导体存储器件的等价电路示意图。
图6示出在按照本发明一个实施例的非易失性半导体存储器件1中对通过虚线示出的存储晶体管MTr3的数据执行读取操作时的偏压状态。
图7示出对按照本发明一个实施例的非易失性半导体存储器件1中在通过虚线示出的存储晶体管MTr3的数据执行编程操作时的偏压状态。
图8示出在按照本发明一个实施例的非易失性半导体存储器件中对选择块的存储晶体管MTr的数据执行删除操作时的选择块的偏压状态。
图9示出在按照本发明一个实施例的非易失性半导体存储器件中对选择块的存储晶体管MTr的数据执行删除操作时的未选择块的偏压状态。
图10(A)示出按照本发明一个实施例的非易失性半导体存储器件的一个存储串的删除操作模拟的条件设置；图10(B)示出基于图10(A)的条件设置的存储串的结构。
图11示出按照本发明一个实施例的非易失性半导体存储器件1中的多个相邻存储晶体管区。
图12示出基于图10所示的模拟条件得出的计算结果。
图13示出基于图10所示的模拟条件得出的计算结果。
图14示出按照本发明一个实施例的非易失性半导体存储器件1的删除操作模型。
图15示出按照本发明一个实施例的非易失性半导体存储器件1的删除操作模型。
图16示出按照本发明一个实施例的非易失性半导体存储器件1的删除操作模型。
图17示出按照本发明一个实施例的非易失性半导体存储器件1的鸟瞰视图。
图18示出按照本发明一个实施例的非易失性半导体存储器件1的制造过程。
图19示出按照本发明一个实施例的非易失性半导体存储器件1的制造过程。
图20示出按照本发明一个实施例的非易失性半导体存储器件1的制造过程。
图21示出按照本发明一个实施例的非易失性半导体存储器件1的制造过程。
图22示出按照本发明一个实施例的非易失性半导体存储器件1的制造过程。
图23示出按照本发明一个实施例的非易失性半导体存储器件1的制造过程。
图24示出按照本发明一个实施例的非易失性半导体存储器件1的制造过程。
图25示出按照本发明一个实施例的非易失性半导体存储器件1的制造过程。
图26示出按照本发明一个实施例的非易失性半导体存储器件1的制造过程。
图27示出按照本发明一个实施例的非易失性半导体存储器件1的制造过程。
图28示出按照本发明一个实施例的非易失性半导体存储器件1的制造过程。
图29示出按照本发明一个实施例的非易失性半导体存储器件1的制造过程。
图30示出按照本发明一个实施例的非易失性半导体存储器件1的制造过程。
图31示出按照本发明一个实施例的非易失性半导体存储器件1的制造过程。
图32示出按照本发明一个实施例的非易失性半导体存储器件1的制造过程。
图33示出按照本发明一个实施例的非易失性半导体存储器件1的制造过程。
图34示出按照本发明一个实施例的非易失性半导体存储器件1的制造过程。
图35示出按照本发明一个实施例的非易失性半导体存储器件1的制造过程。
图36示出按照本发明一个实施例的非易失性半导体存储器件1的制造过程。
图37示出按照本发明一个实施例的非易失性半导体存储器件1的制造过程。
图38示出按照本发明一个实施例的非易失性半导体存储器件1的制造过程。
图39示出按照本发明一个实施例的非易失性半导体存储器件1的制造过程。
图40示出按照本发明一个实施例的非易失性半导体存储器件1的制造过程。
图41示出按照本发明一个实施例的非易失性半导体存储器件1的制造过程。
图42示出按照本发明一个实施例的非易失性半导体存储器件1的制造过程。
图43示出按照本发明一个实施例的非易失性半导体存储器件1的制造过程。
图44示出按照本发明一个实施例的非易失性半导体存储器件1的制造过程。
图45示出按照本发明一个实施例的非易失性半导体存储器件1的制造过程。
图46示出按照本发明一个实施例的非易失性半导体存储器件1的制造过程。
图47示出按照本发明一个实施例的非易失性半导体存储器件1的制造过程。
图48示出按照本发明一个实施例的非易失性半导体存储器件1的制造过程。
图49示出按照本发明一个实施例的非易失性半导体存储器件1的制造过程。
图50示出按照本发明一个实施例的非易失性半导体存储器件1的制造过程。
图51示出按照本发明一个实施例的非易失性半导体存储器件1的制造过程。
图52示出按照本发明一个实施例的非易失性半导体存储器件1的制造过程。
图53示出按照本发明一个实施例的非易失性半导体存储器件1的制造过程。
图54示出按照本发明一个实施例的非易失性半导体存储器件1的制造过程。
图55示出按照本发明一个实施例的非易失性半导体存储器件1的制造过程。
图56示出按照本发明一个实施例的非易失性半导体存储器件1的制造过程。
图57示出按照本发明一个实施例的非易失性半导体存储器件1的制造过程。
图58示出按照本发明一个实施例的非易失性半导体存储器件1的制造过程。
图59示出按照本发明一个实施例的非易失性半导体存储器件1的制造过程。
图60示出按照本发明一个实施例的非易失性半导体存储器件1的制造过程。
图61示出按照本发明一个实施例的非易失性半导体存储器件1的制造过程。
图62示出按照本发明一个实施例的非易失性半导体存储器件1的制造过程。
图63示出按照本发明一个实施例的非易失性半导体存储器件1的制造过程。
图64示出按照本发明一个实施例的非易失性半导体存储器件1的制造过程。
图65示出按照本发明一个实施例的非易失性半导体存储器件1的制造过程。
图66示出按照本发明一个实施例的非易失性半导体存储器件1的制造过程。
图67示出按照本发明一个实施例的非易失性半导体存储器件1的制造过程。
图68示出按照本发明一个实施例的非易失性半导体存储器件1的制造过程。
图69示出按照本发明一个实施例的非易失性半导体存储器件1的制造过程。
图70示出按照本发明一个实施例的非易失性半导体存储器件1的制造过程。
图71示出按照本发明一个实施例的非易失性半导体存储器件1的制造过程。
图72示出按照本发明一个实施例的非易失性半导体存储器件1的制造过程。
图73示出按照本发明一个实施例的非易失性半导体存储器件1的制造过程。
图74示出按照本发明一个实施例的非易失性半导体存储器件1的制造过程。
图75示出按照本发明一个实施例的非易失性半导体存储器件1的制造过程。
图76示出按照本发明一个实施例的非易失性半导体存储器件1的制造过程。
图77示出按照本发明一个实施例的非易失性半导体存储器件1的制造过程。
图78示出按照本发明一个实施例的非易失性半导体存储器件1的制造过程。
图79示出在按照本发明一个实施例的非易失性半导体存储器件1中的两个相邻存储晶体管区。
图80示出在按照本发明一个实施例的非易失性半导体存储器件1中的两个相邻存储晶体管区。
图81示出按照本发明一个实施例的非易失性半导体存储器件1的制造过程。
图82示出按照本发明一个实施例的非易失性半导体存储器件1的制造过程。
图83示出按照本发明一个实施例的非易失性半导体存储器件1的制造过程。
图84示出按照本发明一个实施例的非易失性半导体存储器件1的制造过程。
图85示出按照本发明一个实施例的非易失性半导体存储器件1的制造过程。
图86示出按照本发明一个实施例的非易失性半导体存储器件1的制造过程。
图87是按照本发明一个实施例的非易失性半导体存储器件的轮廓图。
图88是按照本发明一个实施例的非易失性半导体存储器件的轮廓图。
图89示出在按照本发明一个实施例的非易失性半导体存储器件1中的多个相邻存储晶体管区。
图90示出在按照本发明一个实施例的非易失性半导体存储器件1中的多个相邻存储晶体管区。
图91示出在按照本发明一个实施例的非易失性半导体存储器件1中的多个相邻存储晶体管区。
图92示出在按照本发明一个实施例的非易失性半导体存储器件1中的多个相邻存储晶体管区。
图93示出按照本发明一个实施例的非易失性半导体存储器件1的另一配置。
图94示出在按照本发明一个实施例的非易失性半导体存储器件1中的杂质分布的模拟结果的一个例子。
图95示出在按照本发明一个实施例的非易失性半导体存储器件1中在改变选择栅极晶体管的栅极长度的情况下考虑到过程差异的阈值变化量的例子。

下面的描述解释了按照本发明一个实施例的非易失性半导体存储器件和制造方法的实施例；但是本发明不限于下面的实施例。而且，在每个实施例中，为相似的结构采用相同的附图标记，并且不再解释。
图1示出按照该实施例的本发明的非易失性半导体存储器件1的轮廓图。按照该实施例的本发明的非易失性半导体存储器件1具有存储晶体管区2、字线驱动电路3、源极侧选择栅极线(SGS)驱动电路4、漏极侧选择栅极线(SGD)驱动电路5、读出放大器6等。如图1所示，在按照该实施例的本发明的非易失性半导体存储器件1中，通过层叠多个半导体层形成配置存储晶体管区2的存储晶体管。此外，每一层的字线以二维状态在特定的区域上伸展。每一层的字线分别具有包括该层的平面结构，还具有板状的平面结构。
此外，在按照图1所示实施例的本发明的非易失性半导体存储器件1中，源极侧选择栅极线(SGS)具有板状的布线结构，漏极侧选择栅极线(SGD)分别具有绝缘和隔离的布线结构。而且，在按照该实施例的本发明的1非易失性半导体存储器件中，每个源极侧选择栅极线(SGS)可以设置为具有绝缘和隔离的布线结构，漏极侧选择栅极线(SGD)可以设置为具有板状的平面布线结构，如图87所示。而且，在按照该实施例的本发明的非易失性半导体存储器件1中，每个源极侧选择栅极线(SGS)可以设置为具有绝缘和隔离的布线结构，每个漏极侧选择栅极线(SGD)可以设置为具有绝缘和隔离的平面布线结构，如图88所示。
图2是按照该实施例的非易失性半导体存储器件1的存储晶体管区2的一部分的轮廓结构图。在该实施例中，存储晶体管区2具有m×n个存储串10(m和n都是自然数)，该存储串包括存储晶体管(MTr1mn至MTr4mn)和选择晶体管SSTrmn和SDTrmn。在图2的例子中m＝3和n＝4。
字线WL1至WL4由连接到每个存储串10的存储晶体管(MTr1mn至MTr4mn)的栅极的导电层形成，这一点分别应用于每个相对应的部分。换句话说：每个存储串10的存储晶体管MTr1mn的所有栅极与字线1连接，每个存储串10的存储晶体管MTr2mn的所有栅极与字线2连接，每个存储串10的存储晶体管MTr3mn的所有栅极与字线3连接，每个存储串10的存储晶体管MTr4mn的所有栅极与字线4连接。在按照该实施例的本发明的非易失性半导体存储器件1中，如图1和图2所示，字线(WL1至WL4)分别二维伸展并具有板状的平面结构。而且，字线(WL1至WL4)分别具有平面结构，该结构几乎垂直于存储串10。此外，用于驱动源极侧选择晶体管SSTrmn的源极侧选择栅极线SGS可以设置为在运行时任何时候每一层都设置共同的电位。因此在该实施例中，板状结构用于源极侧选择栅极SGS。
每个存储串10在n+区上具有柱状的半导体，该n+区形成在半导体衬底的P阱区中。每个存储串10以矩阵形式设置在垂直于柱状半导体的平面内。此外，该柱状半导体可以是圆柱形状或棱柱形状。而且，柱状半导体包括具有阶梯形状的柱状半导体。
每个字线WL可以设置为具有等于或大于距离的两倍的展宽，其中该距离等于柱状半导体的直径加上相邻柱状半导体之间的间隔。换句话说，优选每个字线WL应当具有等于或大于柱状半导体的中心之间距离的两倍的展宽。
图3(A)示出按照该实施例的本发明的非易失性半导体存储器件1的一个存储串10(在此示出第mn个存储串)的轮廓图，图3(B)示出其等价电路示意图。在该实施例中，存储串10具有4个存储晶体管MTr1mn至MTr4mn和两个选择晶体管SSTrmn和SDTrmn。该4个存储晶体管MTr1mn至MTr4mn和两个选择晶体管SSTrmn和SDTrmn分别串联连接，如图3所示。在该实施例的非易失性半导体存储器件1的一个存储串10中，柱状半导体11形成在N+区15中，该N+区15形成在半导体衬底上的P型区(P阱区)中。而且，在柱状半导体11周围形成绝缘膜12，在该绝缘膜12周围形成多个板状电极13a至13e。电极13b至13e、绝缘膜12和柱状半导体11形成存储晶体管MTr1mn至MTr4mn。此外，绝缘膜12是用作电荷存储层的绝缘膜(例如，氧化硅膜、氮化硅膜、氧化硅膜的层叠膜)。例如，如果绝缘膜12包括由氧化硅膜、氮化硅膜、氧化硅膜的层叠膜形成的膜—这称为ONO膜，则电荷保存在分解和分布到氮化硅膜的SiN捕捉装置(trap)中。电极13b至13e分别成为字线WL1至WL4，电极13f成为选择栅极线SGDn，13a成为选择栅极线SGS。而且，位线BLm与选择的晶体管SDTrmn的源极/漏极边缘连接，源极线SLm(在该实施例中是N+区15)与选择的晶体管SDTrmn的源极/漏极边缘连接。此外，电荷存储层可以设置为形成在MTr1mn至MTr4mn的柱状半导体层11周围(也就是说，该层可以设置为位于柱状半导体11和电极13b至13e之间)。
此外，可以施加由导体形成在电荷存储层中的浮置栅极。此时，该导体只形成在柱状半导体和每个字线之间。
此外，用作栅极绝缘膜的绝缘膜14形成在电极13a、13f和柱状半导体11之间。
此外在该实施例中，存储串10具有4个存储晶体管MTr1mn至MTr4mn，但在存储串中的存储晶体管的个数不限于此，还可以根据存储容量而相应地变成任意个数。
本发明该实施例中的存储串具有关于柱状半导体的中心轴对称的外形轮廓。
图4示出该实施例中的一个存储晶体管MTr(例如MTr4mn)的横截面结构。此外，其它存储晶体管MTr1mn至MTr3mn具有与存储晶体管MTr4mn相同的结构。在存储晶体管MTr4mn中，围绕柱状半导体11的导体层13e通过绝缘膜12用作控制栅电极。存储晶体管的源极20和漏极21形成在柱状半导体11中。但是，在存储晶体管MTr1mn、选择栅极晶体管SSTrmn和SDTrmn具有下陷(depression)型晶体管结构的情况下，确定的源极/漏极扩散层可以设置为不存在于半导体11的部分中。而且，柱状半导体11可以设置为所谓增强型晶体管，其中大体上由导体层13e围绕的区域设置为P型半导体，而且没有大体上被导体层13e围绕的区域设置为N型半导体。
在图3和图4中，对按照本实施例的非易失性半导体存储器件1中的存储串10进行了解释；所有存储串都具有相同的结构。
操作首先，下面参照图3解释在按照该实施例的存储串10的存储晶体管MTr1mn至MTr4mn中的“读取操作”、“编程操作”和“擦除操作”。通过解释存储晶体管MTr3mn来解释“读取操作”和“编程操作”。
此外，该实施例中的存储晶体管MTr1mn至MTr4mn称为MONOS型晶体管，其包括半导体11、用作电荷存储层的绝缘膜(氧化硅膜、氮化硅膜和氧化硅膜的层叠膜)、以及导体层(在该实施例中是多晶硅层)，这里的解释是假定在电荷存储层中没有积累电子的情况下存储晶体管MTr的阈值Vth(下面称为“中性阈值”)接近0V的条件下做出的。
读取操作在从存储晶体管MTr3mn读取数据时，对位线BLm、源极线SL、选择栅极线SGD和SGS、P阱区分别施加Vb1(例如0.7V)、0V、Vdd(例如3.0V)、VPW(例如0V)。然后将与待读取的位(MTr3mn)连接的字线WL3设置为0V，将其它字线WL设置为Vread(例如4V)。由此根据要读取的位(MTr3mn)的阈值Vth是大于还是小于0V来确定电流是否施加在位线BLm上，因此可以通过感应位线BLm的电流来读取该位(MTr3mn)的数据信息。此外，可以用类似的操作读取其它位(存储晶体管MTr1mn、MTr2mn和MTr4mn)的数据。
编程操作在将数据“0”编程到存储晶体管MTr3mn中时，即通过将电子注入存储晶体管MTr3mn的电荷存储层中提高存储晶体管的阈值(阈值朝着正方向移动)时，对位线BLm、源极线SL、选择栅极线SGDn、选择栅极线SGS、P阱区分别施加0V、Vdd、Vdd(例如3.0V)、Voff(例如0V)、VPW(例如0V)。而且将希望编程的位(MTr3)的字线WL3和其它字线WL分别设置为Vprog(例如18V)和Vpass(例如10V)。通过这样做，增强了其中只将期望的位(MTr3mn)施加到电荷存储层上的电场强度，电子注入电荷存储层中，然后存储晶体管MTr3mn的阈值朝着正方向移动。
在将数据“1”编程到存储晶体管MTr3mn中时，即阈值没有从存储晶体管MTr3mn的擦除状态提高(电子没有注入电荷存储层中)时，选择晶体管SDTrmn的栅极电位和源极电位通过施加给位线BLm而变成相等的电位。因此，选择晶体管SDTrmn变成断开状态，存储晶体管MTr3mn的沟道形成区(体部分)和字线3之间的电位差也降低了。结果不会发生电子注入存储晶体管MTr3mn的电荷存储层中的情况。此外，可以通过相同的操作将数据编程到其它位(存储晶体管MTr1mn、MTr2mn和MTr4mn)中。
擦除操作在数据擦除时，存储晶体管MTr1mn至MTr4mn的数据擦除在包括多个存储串10的块单元中执行。
在选择的块(希望擦除的块)中，对P阱区施加Verase(例如20V)，选择栅极线SGS和SGDn的电位提高(例如提高到15V)，从而将源极线SL设置为浮置，并以对P阱区施加Verase的定时稍微滑动时间(例如滑动4μsec的程度)。通过这样做，在选择晶体管SSTrmn的栅极引出线附近发生GIDL(栅极感生漏极泄漏)，所产生的空穴泄漏到半导体层11内部，该半导体层是存储晶体管MTr1mn至MTr4mn的体部分。另一方面，电流流入P阱方向。由此接近Verase的电位传递给存储晶体管MTr的沟道形成区(体部分)，因为这样，如果字线WL1至WL4的电位设置为0V，则电荷存储层的电子逸出到P阱中，由此可以对存储晶体管MTr1mn至MTr4mn执行数据删除。
另一方面，在对该存储晶体管进行数据擦除时，在未被选择的块中，通过将字线WL1至WL4设置为浮置来提高存储晶体管MTr1mn至MTr4mn的沟道形成区(体部分)的电位，同时，通过耦合来提高字线WL1至WL4的电位，由此在存储晶体管MTr1mn至MTr4mn的字线WL1至WL4和电荷存储层之间不存在电位差。因此，不会执行从电荷存储层中逸出(删除)电子。
下面解释该实施例的非易失性半导体存储器件1的“读取操作”、“编程操作”和“擦除操作”，其中存储串10以衬底表面的二维形状垂直和水平地设置。在图5中，使出按照该实施例的本发明非易失性半导体存储器件1的等价电路。在该实施例的非易失性半导体存储器件1中，字线WL1至WL4的电位分别与如上所述电位相同。而且，每个选择栅极线SGS1至SGS3设置为可以独立受控，这些电位可以设置为通过将它们设置为相等的电位来受控，从而形成具有相同导电层等的选择栅极线SGS1至SGS3。
此外在这种情况下，下面解释用虚线示出的存储晶体管Mtr321(与位线BL2和选择栅极线SGS1、SGD1连接的存储串Mtr3)中的“读取操作”和“编程操作”，还要解释该存储晶体管中的“擦除操作”。
读取操作图6示出在对按照该实施例的非易失性半导体存储器件1中通过虚线示出的存储晶体管Mtr321的数据执行读取操作时的偏压状态。在此还是在以下假定条件下进行解释：此实施例中的存储晶体管Mtr是所谓MONOS型晶体管，其包括半导体11、用作电荷存储层的绝缘膜(氧化硅膜、氮化硅膜和氧化硅膜的层叠膜)、以及导体层(在该实施例中是多晶硅层)，在电荷存储层中积累电子的状态下存储晶体管Mtr的阈值Vth(下面称为“中性阈值”)接近0V。
在从存储晶体管MTr321读取数据时，分别将Vb1(例如0.7V)、0V、0V、Vdd(例如3.0V)、Voff(例如0V)、VPW(例如0V；但是VPW可以是任何电位只要P阱和存储串没有在正向偏压下)施加给：连接存储晶体管MTr321的位线BL2、其它位线BL、源极线SL、连接了存储晶体管MTr321的选择栅极线SGD1和SGS1、其它选择栅极线SGD和SGS、P阱区。与希望读取的位(MTr321)连接的字线WL3设置为0V，其它字线设置为Vread(例如4.5V)。由此在位线BL2和读取数据的位(MTr321)的源极线SL之间存在电位差，选择栅极线SGD1处于“通”状态。由于这样，通过希望读取的位(MTr321)的阈值Vth是大还是小来确定电流是否流入位线BL2中。因此，位(MTr321)的数据信息可以通过感应位线BL2的电流来读取。此外，用类似操作可以读取其它位(存储晶体管MTr1mn)的数据。此时，例如存储晶体管MTr322的SGD2是Voff，而不管阈值Vth是任何值，即不管编程到存储晶体管MTr322中的是“1”还是“0”，因此电流不会流入存储晶体管MTr322和MTr322所属的存储串10中。这些是与位线BL2连接的存储串10，其类似于所有没有与选择栅极线SGD1连接的存储串10。
而且，例如以存储晶体管MTr331为例进行说明，在MTr331所属的存储串10的情况下，不管存储晶体管MTr331的阈值Vth是任何值，即不管编程到存储晶体管MTr322中的是“1”还是“0”，电流都不会流入位线BL3，因为位线BL3是0V并具有与源极线SL相同的电位。这对没有与位线BL2连接的所有存储串10都相同。
从上述描述看出，在按照该实施例的本发明的非易失性半导体存储器件1中，即使字线WL1至WL4分别由相同的电位驱动，而且选择栅极线SGS1和SGD3分别由相同的电位驱动，也可以读取可选位的阈值时的数据。
编程操作图7示出在对按照该实施例的非易失性半导体存储器件1中通过虚线示出的存储晶体管MTr321的数据执行编程操作时的偏压状态。
在将数据“0”编程到存储晶体管MTr3中时，即通过将电子注入存储晶体管MTr321的电荷存储层中提高存储晶体管的阈值时(阈值朝着正方向移动)，分别将0V、Vdd、Vdd、Vdd、Voff、VPW(例如0V)施加给：位线BL2-其中存储晶体管MTr321连接其它位线、源极线SL、选择栅极线SGD1-其中存储晶体管MTr321与其它选择栅极线SGD连接、选择栅极线SGS1至SGS3、P阱区。而且，通过将希望编程的位(MTr321)的字线WL3和其它字线WL分别设置为Vprog(例如18V)和Vpass(例如10V)，在除了选择栅极晶体管SSTr21之外的所有存储晶体管中形成沟道，其中源极侧选择栅极线SGS1连接MTr321所属的存储串10中的MTr121、MTr221、MTr321、MTr421，然后位线BL2的电位(0V)传送给该沟道。因此，施加给ONO膜的强度变强，该ONO膜包括位于期望位(MTr321)的字线和柱状半导体之间的电荷累积层，电子注入该电荷存储层，然后存储晶体管MTr321的阈值朝着正方向移动。
此时，例如在存储晶体管MTr322中，对源极侧选择栅极线SGD2施Voff，从而位线BL2的电位不传递给存储晶体管MTr322的沟道部分，因此电子没有注入存储晶体管MTr322中。该过程应用于与BL2连接的、存储晶体管MTr321所不属于的存储串10，该存储串10与所有存储串10相同。
而且还例如，在存储晶体管MTr331中，与选择栅极线SGD1连接的选择晶体管SDTr31的源极侧电位变成Vdd，而且在MTr331所属的存储串10中位线BL3的电位也是Vdd。因此，该选择晶体管SDTr31的源极和栅极的电位变成相同的电位。结果是选择晶体管SDTr31没有接通，外面的电位没有传递给存储晶体管MTr331的沟道部分，因此不会发生电子注入。这对没有连接位线2的所有存储串10都是类似的。
在将数据“1”编程到存储晶体管MTr321中的情况下，即阈值没有从存储晶体管MTr321的擦除状态提高(电子没有注入电荷存储层)，通过对位线BL2施加Vdd而使选择晶体管SDTr21的栅极电位和源极电位变为相同。因此，选择晶体管SDTr21变为断开状态，存储晶体管MTr3的沟道形成区(体部分)和字线WL3之间的电位差降低，从而电子不会注入存储晶体管MTr321的电荷存储层中。此外，可以对其它位的数据(存储晶体管MTrlmn：在图7所示的例子中，l等于1至4，m等于1至3，n等于1至3)编程。
而且，通过将每个位线BL的电位适当地设置为0V或Vdd，就可以执行编程，即对通过一个选择栅极线SGD选择的共同字线WL的位(MTr)同时执行页编程。
擦除操作在擦除数据时，对每个包括多个存储串的块单元执行存储晶体管MTr的数据擦除。图8示出在对按照该实施例的本发明的非易失性半导体存储器件1中通过虚线示出的存储晶体管MTr321的数据执行擦除操作时的偏压状态。
在选择的块(希望擦除的块)中，对P阱区施加Verase(例如20V)，将源极线SL设置为浮置，并以在P阱区中施加Verase的定时稍微滑动时间(例如滑动4μsec的程度)，由此提高选择栅极线SGS和SGD的电位(例如提高到15V)。通过这样做，在选择晶体管SSTr的栅极引出线附近发生GIDL(栅极感生漏极泄漏)，所产生的空穴泄漏到半导体层11内部，该半导体层是存储晶体管MTr的体部分。另一方面，电子流入P阱方向。由此接近Verase的电位传递给存储晶体管MTr的沟道形成区(体部分)，因为这样，如果字线WL1至WL4的电压设置为0V，则存储晶体管MTr的电荷存储层的电子选出到P阱中，由此可以执行数据删除。
另一方面，在对所选择块的存储晶体管进行数据擦除时，在未被选择的块中，通过将字线WL1至WL4设置为浮置来提高存储晶体管MTr1mn至MTr4mn的沟道形成区(体部分)的电位，同时，通过耦合来提高字线WL1至WL4的电位，由此在存储晶体管MTr1至MTr4的字线WL1至WL4和电荷存储层之间不存在电位差。因此，不会执行从电荷存储层中逸出(删除)电子。
下面在表1中示出按照该实施例的本发明非易失性半导体存储器件1的“读取操作”、“编程操作”、“擦除操作”间的电位关系的总结。
擦除操作模拟在图10至图13示出按照该实施例的本发明非易失性半导体存储器件1的擦除操作模拟的设置条件和结果。
图10(A)示出按照该实施例的本发明非易失性半导体存储器件1的一个存储串的擦除操作模拟的设置条件。而且，图10(B)示出基于图10(A)的条件设置的存储串的结构。在图10(A)和(B)中，P阱的杂质浓度是1E19cm-3，源极线SL的杂质浓度是5E19cm-3，柱状半导体层(体)的直径和杂质浓度分别是19nm、1E15cm-3，位线BL的杂质浓度是1E19cm-3(下层部分)，5E19cm-3(上层部分)，字线WL的厚度是50nm，每个字线WL之间的距离是25nm，选择栅极线SGS的多晶硅厚度是100nm，其中植入了柱状半导体层的孔(下面可以称为“存储器插柱(plug)孔”)的直径是35nm，电荷存储层FG的厚度是16nm(但在该模拟中，FG的电位不是浮置的而是字线电位VCG)。此外，在擦除数据时施加给P阱的电压Verase提高到20V，施加给位线BL的电压Vdd提高到20V，施加给选择栅极线SGD的电压VSG提高到15V，由此施加给字线的电压VCG设置为0V。
图12和图13示出基于图10所示的模拟条件的计算结果。图12示出电位变化，图13示出空穴浓度。如果P阱的电位增大，则柱状半导体层(体)的电位在很小的延迟之后开始升高。伴随着这一过程，柱状半导体层(体)的空穴浓度增大。其表明在柱状半导体层(体)和字线之间出现电场，并且通过在SGS栅极部分上出现GIDL电流、空穴注入柱状半导体层(体)以及电位的传递而使擦除变得可能。
图14至图16示出在按照该实施例的本发明非易失性半导体存储器件中用于实现删除操作的结构示例。
图14是这样一个示例：与源极侧选择栅极线SGS连接的选择栅极晶体管SSTr的柱状半导体层(体)的浓度增大。通过这样做，GIDL可以增加，由此可以提供擦除操作所需要的以及足够的空穴。图14是这样一种结构，其中可以实现上述模拟所示的使用GIDL电流的删除方法。此外，本发明的该实施例还可以用不采用GIDL的删除方法来实现。这样的例子在图15和图16中示出。
在图15中，示出半导体衬底的柱状半导体层(体)和P阱区直接连接的例子。在该情况下，空穴可以直接从P阱注入。而且，由于还需要接触源极线SL和柱状半导体层(体)，因此柱状半导体层(体)和n+扩散区必须是重叠结构。
在图16中，示出空穴直接从衬底的P掺杂多晶硅层注射到柱状半导体层中的方法。其示出这样一个结构，其中包括p型多晶硅的接触层形成在n+扩散区上，柱状半导体层(体)与包括n+扩散区和p型多晶硅的接触层接触。
在图14至图16的任何结构中都可以实现按照该实施例的本发明的非易失性半导体存储器件的擦除操作。此外，在该实施例中解释的结构只是本发明的非易失性半导体存储器件的例子，本发明不限于这些结构。
制造方法图17示出按照该实施例的本发明非易失性半导体存储器件1的鸟瞰视图。按照该实施例的本发明的非易失性半导体存储器件1具有存储器晶体管都层叠在半导体衬底上的结构。层叠了存储晶体管的区域(存储晶体管区)可以通过5个光蚀刻过程(3个临界PEP和2个粗略PEP)来制造，而不存在存储晶体管的叠层数量的关系。
如图17所示，每个字线WL1至WL4分别具有板状和阶梯形状的结构。由于每个字线WL1至WL4分别具有板状和阶梯形状的结构，因此在每个字线WL1至WL4的侧边缘部分中有台阶。利用这些台阶，将字线驱动器和每个字线WL1至WL4连接的接触孔可以通过相同的光蚀刻过程制造。而且，利用通过光蚀刻过程同时形成的接触孔，将位线与读出放大器连接，选择栅极线SGD与选择栅极线SGD驱动器连接。
通过预先层叠对应于存储晶体管叠层的个数的层叠膜并同时形成孔图案，按照本发明一个实施例的非易失性半导体存储器件可以用1次PEP形成串联的多个垂直型晶体管。
而且在按照本发明一个实施例的非易失性半导体存储器件1中，必须将选择栅极与串联连接的垂直型晶体管的上部和下部连接，以操作多个垂直型晶体管。同时用1或2次PEP(存储晶体管形成孔PEP)形成具有多个与选择栅极串联连接的垂直型晶体管的串联结构。
此外，串联连接的垂直晶体管的源极侧选择栅极线SGS和每个存储晶体管的每个字线可以设置为在运行时任何时候每一层都具有相同的电位。因此，平面形状的结构可以应用于选择栅极线SGS和字线WL。由此，该字线可以通过粗略的PEP形成，由此可以简化制造过程并降低成本。
借助图18至图44解释按照该实施例的本发明非易失性半导体存储器件1的制造过程。在图18至图44中，其中形成诸如字线驱动电路和读出放大器电路的外围电路的外围电路区域显示在左侧，存储晶体管区显示在右侧。而且在存储晶体管区中，示出按照图17所示的实施例的本发明非易失性半导体存储器件1的对应于区域A部分、区域B部分、横截面X-X’和Y-Y’的部分。
首先参照图18。薄氧化硅膜(SiO2)形成在半导体衬底1(未在附图中示出)上，接着层叠氮化硅膜(Si3N4)(未在附图中示出)，并且在形成STI(Shallow Trench Isolation，浅槽隔离)的区域102a、102b、102c、102d、102e中，通过干蚀刻方法形成大约300nm的浅槽。然后，通过用热CVD方法或等离子CVD(化学汽相沉积)方法层叠氧化硅膜，将该槽完全用氧化硅膜嵌入并通过化学机械抛光(CMP)去除该槽部分以外的氧化硅膜，形成STI(浅槽隔离)102a、102b、102c、102d、102e(图18)。然后，用热磷去除剩下的氧化硅膜。
接着，在衬底表面(未在图中示出)上执行牺牲氧化，形成开放需要区域的光致抗蚀剂图案，注入硼(B)离子，从而形成P阱区104，然后去除该抗蚀剂(图19)。接着形成开放需要区域的光致抗蚀剂图案，在衬底100表面附近注入硼(B)离子，由此形成调整晶体管的阈值Vth的沟道注入区106a和106b。此外，在此外围电路区中形成的晶体管示出N沟道型晶体管的例子；但是，通过在期望区中注入给出N型的离子，形成N阱区并由此形成P沟道型晶体管。
接着，形成只开放存储晶体管区的光致抗蚀剂图案，磷(P)离子仅注入存储单元晶体管区中，由此形成n+扩散区107(图20)。N+扩散区107变成源极线SL。
接着去除牺牲氧化膜(未在附图中示出)，由此形成第一栅极绝缘膜(未在附图中示出)。
接着，按照需要的图案形成光致抗蚀剂掩模108a和108b并执行湿蚀刻，由此在需要的位置的第一栅极绝缘膜和STI 102a和102b的一部分被蚀刻和去除(图21)。在该区域中形成用于高速运行的薄膜栅极晶体管，在该区域中形成用于高耐压的厚栅极晶体管，其中不执行湿蚀刻。
接着去除光致抗蚀剂掩模108a和108b，从而形成第二栅极绝缘膜(未在附图中示出)。在衬底上形成添加导电类型杂质如P(磷)的多晶硅(p-Si)膜110(图22)。以预定图案蚀刻多晶硅膜110，然后形成外围电路区的晶体管的栅电极110a和110b(图23)。接着，在外围电路区和存储晶体管区的P沟道型晶体管区中形成光致抗蚀剂层(未在图中示出)，P(磷)离子或As(砷)离子等注入外围电路区的N沟道型晶体管区中，用栅电极110a和110b形成自动很浅的N沟道型区域112a、112b、112c、112d(图23)。然后去除光致抗蚀剂层。
接着，在外围电路区的N沟道型晶体管区域和存储晶体管区中形成光致抗蚀剂(未在图中示出)，B(硼)离子等注入外围电路区的P沟道型晶体管区中，用栅电极(未在图中示出)形成自动很浅的P形区(未在图中示出)，然后去除光致抗蚀剂。
接着在衬底的整个表面上形成氮化硅膜，通过执行各向异性蚀刻，氮化硅膜只留在栅电极110a和110b的两个边缘部分，由此形成侧壁114a、114b、114c、114d(图24)。
接着在外围电路区和存储晶体管区中的P沟道型晶体管区形成光致抗蚀剂(未在图中示出)，砷(As)离子注入外围电路区的N沟道型晶体管区中，用侧壁114a、114b、114c、114d自动很浅地形成源极/漏极区116a、116b、116c、116d(图25)，然后去除光致抗蚀剂。
接着，在外围电路区和存储晶体管区的N沟道型晶体管区形成光致抗蚀剂(未在图中示出)，硼(B)离子注入外围电路区的P沟道型晶体管区中，用侧壁自动很浅地形成源极/漏极区(未在图中示出)，然后去除光致抗蚀剂。
接着在衬底的整个表面上形成氮化硅膜(阻挡氮化硅膜)118(图25)。
接着，在整个衬底中形成BPSG(硼磷硅玻璃)膜120，并通过执行CMP处理而使BPSG膜120平面化(图26)。通过用溅射方法在衬底的整个表面上形成钴(Co)膜并执行热处理，形成硅化钴(CoSi2)122a和122b(图26)。然后去除无用的Co。由此可以在栅电极中形成硅化钴，并可以形成使用其它材料(Ti、Ni等)的硅化物。此外，可以不形成硅化物，在这种情况下，可以在层叠栅电极的多晶硅110时形成硅化钨和SiN作为多晶硅上的膜之后，制造栅极和形成晶体管。
接着，在整个衬底上形成BPSG膜124(图27)。
接着，在衬底的整个表面上形成含有导电类型杂质P(磷)的多晶硅膜126和氮化硅膜128(图28)。此后通过光致抗蚀剂过程形成孔(下文中称为“晶体管插柱孔”)130a。多晶硅膜126变成存储晶体管区的选择栅极线SGS。
接着通过加热衬底，形成热氧化膜132a和132b(图29)。热氧化膜132a和132b变成选择栅极晶体管SSTrd的栅极绝缘膜。然后在衬底的整个表面上形成氮化硅膜，并通过执行各向异性蚀刻形成阻拦(block)氮化硅134(图29)。
然后通过利用氢氟酸的湿蚀刻或利用氟化物系统的气体的干蚀刻，去除一部分热氧化膜132b，由此形成热氧化膜132c(图30)。
接着，在去除阻拦氮化硅膜134并在衬底的整个表面上形成非晶硅(a-Si)膜136之后，通过对非晶硅膜136执行CMP而形成非晶硅膜(图31)。此外，可以通过对单晶硅执行外延增长而形成硅膜136a和136b来代替非晶硅膜136。
接着形成光致抗蚀剂138，执行光蚀刻过程(图32)。
然后通过形成钛(Ti)膜和执行热处理而形成硅化钛(TiSi)140a和140b(图33)。此外，可以形成硅化钴(CoSi2)来代替硅化钛(TiSi)140a和140b，而且可以形成或不形成硅化物140a和140b。
然后形成氧化硅膜142作为前金属(primetal)绝缘膜(PMD)。然后通过光蚀刻过程形成接触孔，然后在形成用于在氧化硅膜142中布线的槽之后，嵌入钨(W)膜，并形成钨(W)插柱144a、144b、144c以及布线146a和146b。接着利用TEOS(Tetraethoxysilane，四乙氧基硅烷)形成氧化硅膜148(图33)。下面用TEOS形成的氮化硅膜可以称为“TEOS膜”。
然后通过轮流形成添加了诸如P(磷)等的导电杂质的多晶硅膜(或非晶硅膜)和氧化硅膜，形成多晶硅膜150、154、158、162、166和氧化硅膜152、156、160、164(图34)。此外形成氮化硅膜168(图34)。
接着在存储晶体管区中，形成存储器插柱孔170以形成存储晶体管的柱状半导体(体部分)(图35)。此外在该实施例中，该存储器插柱孔170称为“存储器插柱孔170”。
此外，在如图81和图82所示的存储器插柱孔170的表面上可能出现不平，这是由于以下的各种因素，如：在形成该存储器插柱孔170时切换蚀刻气体；堆积物(pile)的去除；膜150至168的材料等。在图81中，示出在存储孔170的表面上过量地蚀刻多晶硅膜150、154、158、162、166并且在存储器插柱孔170的表面上发生不平的例子。即使在这种情况下，即在存储器插柱孔170的表面上发生不平，按照该实施例的非易失性半导体存储器件1的存储晶体管区的横截面形状也几乎关于存储器插柱孔170的中心轴对称。
在图82中，示出在存储插柱孔170的表面上过量地蚀刻氮化硅膜150、152、156、160、164并且在存储器插柱孔170的表面上发生不平的例子。此外，即使在这种情况下，即在存储器插柱孔170的表面上发生不平，按照该实施例的非易失性半导体存储器件1的晶体管区的横截面形状也几乎关于存储器插柱孔170的中心轴对称。
而且，可以在存储器插柱孔170的表面上形成氮化硅膜340a、340b、340c、340d，从而可以提高成为按照该实施例的非易失性半导体存储器件1的字线WL的每个多晶硅膜150、154、158、162、166的介电常数(图83)。通过这样做，可以将字线WL的电位变化效果有效地传递给以后形成在存储器插柱孔170中的柱状半导体层。
而且在该实施例中，形成氧化硅膜152、156、160、164(图34)，可替换地，可以形成氧化硅膜/氮化硅膜/氧化硅膜的层叠膜152、156、160、164(图84)。由此，可以将字线WL的电位变化效果有效地传递给以后形成在存储器插柱孔170中的柱状半导体层。
此外，通过例如以下各种因素：在形成该存储器插柱孔170时切换蚀刻气体；堆积物的去除；膜150至168的材料等，存储器插柱孔180的形状可以变成前向锥形(图85)或桶(barrel)形(图86)。
接着，依次层叠氧化硅膜、氮化硅膜和氧化硅膜，由此形成所谓ONO膜172(图36)。ONO膜172中的氮化硅膜变成存储晶体管的电荷存储层。
随后，通过形成光致抗蚀剂层并执行回蚀，去除外围电路区和存储晶体管区的一部分ONO膜172。在存储晶体管区的存储器插柱孔170中，除了(多晶硅166)层和在该多晶硅层166的下部的部分氧化硅膜164处的ONO膜172a和光致抗蚀剂层174之外，留下其它部分的ONO膜172a和光致抗蚀剂层174(图37)，其中在该多晶硅层166中形成选择栅极晶体管SDTr。
接着，通过去除光致抗蚀剂层174和执行热处理，在形成选择栅极晶体管SDTr的层(多晶硅166)中形成热氧化膜176(图38)。此外，可以通过CVD方法形成氧化硅膜176来代替该热氧化膜。
然后，通过在整个衬底上形成氮化硅膜和执行各向异性蚀刻，形成隔板氮化硅膜178(图39)。
在去除隔板氮化硅膜178之后，通过层叠非晶硅膜并执行CMP处理，形成柱状非晶硅层180(图40)。此外，可以用外延生长来生长出多晶硅来代替层叠非晶硅膜，由此可以形成多晶硅层180。而且，在通过在下层选择栅极晶体管SSTr内部的硅中选择性的外延生长而形成多晶硅的情况下，可以通过选择性外延生长方法形成单晶硅180。
对氮化硅膜168；多晶硅膜150、154、158、162、166；和氧化硅膜152、156、160、164执行锥形蚀刻，从而每一层的边缘部分变成阶梯形状。由此形成氮化硅膜168a，多晶硅膜150、154a、158a、162a、166a，和氧化硅膜152a、156a、160a、164a(图41)。
接着形成层间绝缘膜(BPSG)182，并通过执行CMP处理而进行平面化(图42)。
在此，存储晶体管区可以按照图80(B)、图90或图11所示分割。此时，在形成层间层间绝缘膜(BPSG)182并用CMP对该BPSG平面化之后，用光刻方法形成存储晶体管的分割图案，由此对导电膜150、154、158、162、166和层间绝缘膜152、156、160、164、168进行蚀刻。然后通过再次层叠层间绝缘膜(BPSG)并使其平面化，形成类似图80(B)或图90的阵列分割。此外，在执行该阵列分割的情况下，可以预先将存储区的硅衬底100分割为具有与由STI102分割的阵列相同程度的区域；或者也可以分割硅衬底100。
然后通过光蚀刻过程，分割选择栅极晶体管SDTr层，层叠层间绝缘膜成区域186a和186b(图43)。
然后去除层间绝缘膜(BPSG)182，形成钛膜，并执行热处理，由此形成硅化钛膜。此外，可以使用硅化钴或硅化镍等来代替硅化钛膜，或者也可以不形成硅化物膜。形成氧化硅膜187作为前金属绝缘膜(PMD)；执行CMP；然后执行平面化(图44)。此后通过光蚀刻过程形成接触孔；形成钨膜；并执行CMP处理。由此形成钨插柱188a、188b、188c、188d、188e(图44)。
接着形成铝(Al)膜，并通过光蚀刻过程形成电极190a、190c、190d、190e、190f(图44)。
接着形成层间绝缘膜(BPSG)；执行CMP处理；然后平面化(图44)。此后通过光蚀刻过程形成接触孔；形成钨膜；并执行CMP处理；由此形成钨插柱196a、196b(图44)。形成铝(Al)膜，并通过光蚀刻过程形成电极196a、190b(图44)。
通过上述过程，可以制造按照该实施例的本发明非易失性半导体存储器件1。
按照本发明一个实施例的非易失性半导体存储器件及其制造方法，通过对每一层用相同的导体层形成字线，可以减少字线驱动的数量，由此减小芯片面积。
而且在本发明一个实施例的非易失性半导体存储器件及其制造方法中，串联连接的多个垂直型晶体管可以通过1次PEP、通过预先层叠对应于存储晶体管的层叠层个数的层叠膜并在块中形成孔图案来形成。
而且在本发明一个实施例的非易失性半导体存储器件及其制造方法中，需要将选择栅极与串联连接运行的多个垂直型晶体管的上部和下部连接。可以同时用1或2次PEP(存储晶体管形成孔PEP)形成多个垂直型晶体管与选择栅极串联连接的串联结构。
而且在本发明一个实施例的非易失性半导体存储器件及其制造方法中，串联连接的多个垂直型晶体管的选择栅极SGS以及每个存储晶体管的字线WL总是可以设置为每一层具有相同的电位。因此不管是在选择栅极线SGS还是在字线WL中，都可以采用层结构。由此可以通过粗略PEP形成字线，由此简化制造过程并降低成本。
第二实施例在该实施例中，利用图45至图77解释本发明非易失性半导体存储器件的另一实施例的制造过程。此外在图45至图77中，与第一实施例相同，其中形成诸如字线驱动电路和读出放大器电路的外围电路区域显示在左侧，存储晶体管区显示在右侧。在存储晶体管区中，示出对应于区域A、区域B和对应于横截面X-X’和Y-Y’的部分。
首先示出图45。通过与第一实施例相同的方法，在半导体衬底200上形成STI202a、202b、202c、202c、202d、202e(图45)。
接着，在衬底表面上执行牺牲氧化(未在图中示出)，在期望的位置形成光致抗蚀剂图案之后，注入硼(B)离子，从而形成P阱区204(图46)。而且，在期望位置形成光致抗蚀剂图案之后，在衬底100表面附近注入硼(B)离子，由此形成调整晶体管的阈值Vth的沟道注入区206a和206b。此外，这里与第一实施例1类似，形成在外围电路区中的晶体管示出N沟道型晶体管的例子；然而，通过在期望区中注入给出N型的离子而形成N阱区，并由此形成P沟道型晶体管(未在图中示出)。
接着，执行只开放存储晶体管区的光蚀刻过程；在存储晶体管区的期望位置上注入磷(P)离子；由此形成厚的n+区208(图46)。n+扩散区208变成源极线SL。
然后在衬底的整个表面上形成氮化硅膜209(阻挡氮化硅膜)，然后在衬底的整个表面上形成TEOS膜或BPSG膜210(图46)。
接着形成多晶硅(p-Si)膜212，其中在衬底的整个表面上添加诸如磷(P)的导电类型杂质，然后在衬底的整个表面上形成氮化硅膜214(图46)。
接着按照需要的图案形成光致抗蚀剂，用光刻过程蚀刻多晶硅膜212和氮化硅膜214，由此形成多晶硅膜212a和氮化硅膜214a(图47)。
然后在除开外围电路区之外的地方形成光致抗蚀剂掩模(未在图中示出)；利用该光致抗蚀剂掩模，蚀刻氧化硅膜210和氮化硅膜(阻挡氮化硅膜)209，留下在存储晶体管区的氮化硅膜210a；去除外围电路区的氧化硅膜210和氮化硅膜(阻挡氮化硅膜)(图48)。接着去除光致抗蚀剂掩模(未在图中示出)。
接着，通过去除牺牲氧化膜(未在图中示出)并执行热处理，形成第一热氧化膜(未在图中示出)。
接着，通过按照需要的图案形成光致抗蚀剂掩模216a和216b并执行湿蚀刻，通过蚀刻去除第一热氧化膜的一部分、STI202a和202b(图49)。在通过蚀刻去除的区域中形成用于高速运行的薄膜晶体管；在没有执行蚀刻去除的部位上形成用于耐高压的厚膜栅极晶体管。
然后通过去除光致抗蚀剂掩模216a和216b并执行热处理，形成第二热氧化膜(未在图中示出)。
接着，形成添加了诸如P(磷)的导电杂质的多晶硅膜218(图50)。然后以预定图案蚀刻多晶硅膜218，从而形成外围电路的栅电极218a和218b(图51)。此时，在存储晶体管区中，多晶硅膜218c、218d、218e、218f也在蚀刻条件下保留。
然后光致抗蚀剂形成在外围电路区和存储晶体管区的P沟道型晶体管中(未在图中示出)；As离子或P离子注入外围电路区的N沟道型晶体管区中；形成自动很浅的N型区220a、220b、220c、220d以及栅电极218a和218b(图51)；然后去除光致抗蚀剂。
接着在外围电路区和存储晶体管区的N沟道型晶体管中形成光致抗蚀剂(未在图中示出)；在外围电路区的P沟道型晶体管中，例如注入B离子；形成自动很浅的P型区(未在图中示出)以及栅电极；然后去除光致抗蚀剂。
接着，通过在衬底的整个表面上形成氮化硅膜并执行各向异性蚀刻，氮化硅膜保留在栅电极218a和218b的两个边缘上；然后形成侧壁222a、222b、222c、222d(图52)。此外在存储晶体管区中，在蚀刻条件下分别在多晶硅膜218c、218d、218e、218f的侧部也形成侧壁222e、222f、222g、222h。
接着，光致抗蚀剂形成在外围电路区和存储晶体管区的P沟道型晶体管区中(未在图中示出)；砷(As)离子注入外围电路区的N沟道型晶体管区中；用侧壁224a、224b、224c、224d自动形成源极/漏极区224a、224b、224c、224d(图53)；然后去除光致抗蚀剂。
接着，光致抗蚀剂形成在外围电路区和存储晶体管区的N沟道型晶体管中(未在图中示出)；B离子注入外围电路区的P沟道型晶体管区中；用侧壁(未在图中示出)自动形成源极/漏极区(未在图中示出)，然后去除光致抗蚀剂。
接着，在衬底的整个表面上形成氮化硅膜(阻挡氮化硅膜)226(图53)。
然后通过在衬底的整个表面上形成BPSG膜228并执行CMP处理，使BPSG膜228平面化(图54)。
接着形成氧化硅膜230作为前金属层；随后在氧化硅膜中通过光蚀刻过程形成接触孔232a、232b、232c(图55)。然后通过用光蚀刻过程形成用于在氧化硅膜230中布线的沟槽并用嵌入式CMP使钨平面化，形成钨插柱234a、234b、234c和布线235a、235b、235c(图56)。然后形成TEOS膜236(图56)。
然后，通过形成其中添加了诸如P的导电杂质的多晶硅膜和TEOS膜，形成多晶硅膜238、242、246、250以及氧化硅膜240、244、248、252(图57)。
接着执行锥形蚀刻过程，从而存储晶体管区的每一层的边缘部分设置为阶梯形状。首先，在存储晶体管区的预定位置形成光致抗蚀剂掩模254(图58)。
然后利用光致抗蚀剂掩模254，蚀刻氧化硅膜252，由此形成氧化硅模252a(图59)。
然后利用光蚀刻掩模254蚀刻多晶硅膜250a，由此形成多晶硅膜250a(图60)。
然后使光致抗蚀剂掩模254变薄，然后形成光致抗蚀剂掩模254a(图61)。利用光致抗蚀剂掩模254a，蚀刻氧化硅膜252a和248，从而形成氧化硅膜252b和248a(图61)。
然后，利用光抗蚀剂掩模254a，蚀刻多晶硅膜250a和246，从而形成多晶硅膜250b和246a(图62)。
接着使光致抗蚀剂掩模254b变薄，从而形成光致抗蚀剂掩模254c(图63)。利用光致抗蚀剂掩模254c，蚀刻氧化硅膜252b、248a和244，从而形成氧化硅膜252c、248b和244a(图63)。
然后，利用光抗蚀剂掩模254c，蚀刻多晶硅膜250b、246a和242，从而形成多晶硅膜250c、246b和242a(图64)。
接着使光致抗蚀剂掩模254c变薄，从而形成光致抗蚀剂掩模254d(图64)。利用光致抗蚀剂掩模254d，蚀刻氧化硅膜252c、248b和244a和240，从而形成氧化硅膜252d、248c、244b和240a(图65)。
然后，利用光抗蚀剂掩模254d，蚀刻多晶硅膜250c、246b、242a和238，从而形成多晶硅膜250d、246c、242b和238a(图66)。由此以阶梯形状形成每一层的边缘部分。
而且在上述实施例1中，利用第二实施例中的锥形蚀刻，可以如图41形成氮化硅膜168a、多晶硅膜150、154a、158a、162a、166a和氧化硅膜152a、156a、160a、164a。
然后去除光致抗蚀剂膜254d，然后在衬底的整个表面上形成氮化硅膜(阻挡氮化硅膜)255(图67)。
接着，通过在衬底的整个表面上形成BPSG膜256并执行热处理(回流处理)，使BPSG膜256的表面平面化(图67)。此外通过对BPSG膜256执行CMP处理，提高了BPSG膜256的表面的平面度。在此，存储晶体管区可以按照图80(B)、图90或图11所示分割。此时，在形成层间绝缘膜(BPSG)256并用CMP对该BPSG平面化之后，用光刻方法形成存储晶体管的分割图案，由此对导电膜238a、242b、246c、250d和层间绝缘膜240a、244b、248c、254d进行蚀刻。然后通过再次层叠层间绝缘膜(BPSG)并对其进行平面化，形成类似图80(B)、图90或图11的阵列分割。此外，在执行该阵列分割的情况下，可以预先将存储晶体管区的硅衬底100分割为具有与由STI102分割的阵列相同程度的区域；或者也可以不分割硅衬底200。然后形成多晶硅膜258(其中添加了诸如P(磷)的导电杂质)以及氮化硅膜260(图67)。
接着在存储晶体管区中，形成孔262以形成存储晶体管的柱状半导体(体部分)(图68)。此外在该实施例中，该孔262称为“存储器插柱孔262”。
此外，与如图81和图82所示的上述第一实施例相同，在存储器插柱孔262的表面上可能出现不平，这是由于以下的各种因素，如：在形成该存储器插柱孔262时切换蚀刻气体；堆积物的去除；膜238至252的材料等。此外，即使在这种情况下，即在存储器插柱孔260的表面上发生不平，按照该实施例的非易失性半导体存储器件1的晶体管区的横截面形状也几乎关于存储器插柱孔260的中心轴对称。
与上述第一实施例1的图83中所示的相同，氮化硅膜形成在存储器插柱孔262的表面上，从而可以提高成为按照该实施例的非易失性半导体存储器件1的字线的每个多晶硅膜238、242、246、250的介电常数。通过这样做，可以将字线WL的电位变化效果有效地传递给以后形成在存储器插柱孔262中的柱状半导体层。
而且与上述第一实施例1的图84中所示的相同，在该实施例中可以分别形成氧化硅膜/氮化硅膜/氧化硅膜的层叠膜。由此，可以将字线WL的电位变化效果有效地传递给以后形成在存储器插柱孔262中的柱状半导体层。
此外，与上述第一实施例的图85和图86中所示的相同，存储器插柱孔262的形状可以变成前向锥形或桶形，这是通过例如以下各种因素形成：在形成该存储器插柱孔262时切换蚀刻气体；堆积物的去除；膜238至252的材料等。
在形成存储器插柱孔262之后，磷(P)离子可以注入衬底的整个表面中，还可以再次注入n+扩散区208中，该扩散区变成源极线SL(未在图中示出)。
接着，在衬底的整个表面上形成TEOS膜264(图69)。TEOS膜264形成到存储器插柱孔262的底部，如图69所示。在此，可以通过热氧化方法形成氧化膜来代替形成TEOS膜264；在该情况下，与第一实施例相同，仅在存储器插柱孔262的侧壁的多晶硅部分上和存储器插柱孔262的底部的硅衬底上形成氧化膜。
随后，对TEOS膜264执行各向异性蚀刻，从而形成TEOS膜264a(图70)。然后在TEOS膜264中，对存储器插柱孔262的底部进行蚀刻。
然后形成非晶硅膜266(图70)。
接着，对非晶硅膜266进行回蚀使其回撤(recede)，直到其变成非晶硅膜268a(图71)。接着，去除存储器插柱孔262内部的TEOS膜264a，然后依次层叠氧化硅膜、氮化硅膜和氧化硅膜，从而形成所谓ONO膜270(图71)。ONO膜变成存储晶体管的电荷存储层。此外，ONO膜270的氧化硅膜可以包括TEOS膜。
随后，通过对ONO膜270执行各向异性蚀刻，去除ONO膜270的底部，从而形成ONO膜270a(图72)。接着，形成非晶硅膜272，回蚀并使其回撤，直到其变成非晶硅膜272a(图72)。接着，去除存储器插柱孔262内的侧壁的ONO膜270a到暴露一部分氧化硅252的程度(图72)。然后在衬底的整个表面上形成TEOS膜274(图72)。而且，可以形成热氧化膜来代替TEOS。在这种情况下，仅在存储器插柱孔262的侧壁的多晶硅上和存储器插柱孔262的底部的多晶硅部分上形成氧化膜。
接着通过对TEOS膜274执行各向异性蚀刻，去除TEOS膜274的底部，从而形成TEOS膜274a(图73)。
然后通过形成非晶硅膜276并执行CMP处理，使非晶硅膜276平面化(图74)。
随后通过光蚀刻过程，分割选择栅极晶体管SDTr层(图75)，在区域278a和186b中累积BPSG膜280；然后执行CMP处理(图76)。
接着通过光蚀刻过程形成接触孔282a、282b、282c、282d、282e、282f、282g(图76)。
在形成钛和氮化钛的层叠膜(未在图中示出)之后，通过形成钨膜并执行CMP处理，在接触孔282a、282b、282c、282d、282e、282f、282g中形成钨插柱284a、284b、284c、284d、284e、284f、284g(图77)。
接着，形成铝/铜(Al，Cu)膜；形成光致抗蚀剂掩模(未在图中示出)；并通过光蚀刻过程形成图案，从而形成布线286a、286b、286c、286d、286e、286f、286g、286h(图78)。然后去除光致抗蚀剂掩模(图77)。
通过上述过程，可以制造按照该实施例的非易失性半导体存储器件1。
根据本发明一个实施例的非易失性半导体存储器件及其制造方法，通过用共同的导体层来形成每一层的字线，可以减少字线驱动器的个数，从而降低芯片面积。
而且在按照本发明一个实施例的非易失性半导体存储器件及其制造方法中，串联连接的多个垂直型晶体管可以通过1次PEP、通过预先层叠对应于存储晶体管的层叠层个数的层叠膜并在块中形成孔图案来形成。
而且在本发明一个实施例的非易失性半导体存储器件及其制造方法中，需要将选择栅极与串联连接的多个垂直型晶体管的上部和下部连接以运行该多个晶体管。可以同时用1或2次PEP(存储晶体管形成PEP)执行多个垂直型晶体管与选择栅极串联连接的串联结构。
而且在本发明一个实施例的非易失性半导体存储器件及其制造方法中，串联连接的多个垂直型晶体管的源极侧选择栅极SGS以及每个存储晶体管的字线WL在运行时可以设置为每一层总是具有相同的电位。因此不管是选择栅极线SGS还是字线WL都可以采用该层结构。由此可以通过粗略PEP形成字线，由此简化制造过程并降低成本。
第三实施例在该实施例中，包括纳米晶体膜的膜用于本发明的非易失性半导体存储器件的电荷存储层。例如，该电荷存储层设置为氧化硅膜、纳米晶体膜和氧化硅膜的层叠结构。作为纳米晶体膜可以采用包括硅的纳米晶体的氧化硅膜。在按照该实施例的非易失性半导体存储器件中，电荷保存在分散和分布在该纳米晶体膜中的硅的纳米晶体中。
此外在该实施例中，采用包括硅的纳米晶体的纳米晶体膜中；但是也可以采用金属的纳米晶体或其它导体的纳米晶体，如钴(Co)、钨(W)、银(Ag)、金(Au)、铂(Pt)等。此外，该纳米晶体还称为“金属纳米点”和“纳米晶体”。
在该实施例中，氧化硅膜、纳米晶体膜和氧化硅膜应用于电荷存储层；可以采用绝缘膜如氧化硅膜的单层结构，其中上述三层顺序形成并且包含硅、金属和其它导体的纳米晶体。
第四实施例在该实施例中，解释本发明的非易失性半导体存储器件中的存储晶体管区配置的另一个示例。此外，其它配置将不再解释，因为它们与上述第一实施例、第二实施例和第三实施例相同。
在按照本发明一实施例的非易失性半导体存储器件中，将导体层和层间膜蚀刻成锥形形状，从而形成台阶。由此在图79中示出形成两个相邻存储晶体管区的示例。图79示出从顶部观察按照该实施例的本发明非易失性半导体存储器件的存储晶体管区的导体层的图。导电层300至306示出一个存储晶体管区，其中300表示第一导体层；302表示第二导体层；304表示第三导体层；306表示第四导体层。导体层308至314表示相邻的存储晶体管区，其中308表示第一导体层；310表示第二导体层；312表示第三导体层；314表示第四导体层。此外，“A”表示两个相邻存储晶体管的Y’-Y方向的长度，“B”表示X-X’方向的长度。
因此，在形成相邻存储晶体管区的情况下，每个存储晶体管区可以单独形成。
在图80中示出按照该实施例的非易失性半导体存储器件的两个存储晶体管区的另一示例。图80(A)示出从顶部观察按照该实施例的本发明非易失性半导体存储器件的存储晶体管区的导体层的图。320表示第一导体层；322表示第二导体层；324表示第三导体层；326和328表示第四导体层。
在图80(A)、(B)所示的存储晶体管区中，通过用蚀刻去除沿着X-X’方向到中心附近的导体层320、324和326，可以形成两个存储晶体管区：配置给导体区320a、322a、324a、326的存储晶体管区，配置给导体区320b、322b、324b、328的存储晶体管区。在图80所示的存储晶体管区中，Y-Y’方向的长度与图79所示的存储晶体管区相比可以缩短，由此可以减小存储晶体管区的面积。
随后在图89中示出形成10个相邻存储晶体管区的例子。图89示出从顶部观察按照该实施例的本发明非易失性半导体存储器件的存储晶体管区的导体层的图。此外，“A”等于图79所示两个相邻存储晶体管的Y’-Y方向的长度，“B”等于X-X’方向的长度。
在图89所示的按照该实施例的非易失性半导体存储器件中，330表示第一导体层；332表示第二导体层；334表示第三导体层；336a至336j表示第四导体层。
在图89所示的存储晶体管区中，如图90所示，通过沿着第四导体层336a至336j之间的X-X’方向蚀刻来去除导体层330、332、334，由此形成导体层330a至330j，导体层332a至332j，导体层334a至334j和导体层336a至336j。
在图90中示出，在图89所示的存储晶体管区中，沿着第四导体层336a至336j之间的X-X’方向蚀刻来去除导体层330、332、334，由此形成10个存储晶体管区的俯视图。形成配置给导体层330a、332a、334a和336a的存储晶体管区；配置给导体层330b、332b、334b和336b的存储晶体管区；配置给导体层330c、332c、334c和336c的存储晶体管区；配置给导体层330d、332d、334d和336d的存储晶体管区，配置给导体层330e、332e、334e和336e的存储晶体管区；配置给导体层330f、332f、334f和336f的存储晶体管区；配置给导体层330g、332g、334g和336g的存储晶体管区；配置给导体层330h、332h、334h和336h的存储晶体管区；配置给导体层330i、332i、334i和336i的存储晶体管区；配置给导体层330j、332j、334j和336j的存储晶体管区，由此总共形成10个存储晶体管区。在图90所示的存储晶体管区中，Y-Y’方向的长度与图79所示的存储晶体管区相比可以缩短，由此可以减小存储晶体管区的面积。
此外在该实施例中，解释了本发明非易失性半导体存储器件在通过层叠4个导体层从而形成10个存储晶体管区的情况下的例子。但是，本发明的非易失性半导体存储器件不限于此；可以层叠任意数量的导体层，同时可以形成任意数量的存储晶体管区。
而且，在图91和图92示出相邻的7个存储晶体管区形成为两列的例子。图91示出从顶部观察按照该实施例的本发明非易失性半导体存储器件的存储晶体管区的导体层的图。此外，“A”等于图79所示两个相邻存储晶体管的Y’-Y方向的长度，“B”等于X-X’方向的长度。
在图91所示的按照该实施例的非易失性半导体存储器件中，340表示第一导体层；342表示第二导体层；344表示第三导体层；346a至346n表示第四导体层。
在图91所示的存储晶体管区中，如图92所示，通过沿着第四导体层346a至346n之间的X-X’方向和Y-Y’方向蚀刻来去除导体层340、342、344，由此形成导体层340a至340n、导体层342a至342n、导体层344a至344n和导体层346a至346n。
在图92中，形成配置给导体层340a、342a、344a和346a的存储晶体管区；配置给导体层340b、342b、344b和346b的存储晶体管区；配置给导体层340c、342c、344c和346c的存储晶体管区；配置给导体层340d、342d、344d和346d的存储晶体管区；配置给导体层340e、342e、344e和346e的存储晶体管区；配置给导体层340f、342f、344f和346f的存储晶体管区；配置给导体层340g、342g、344g和346g的存储晶体管区；配置给导体层340h、342h、344h和346h的存储晶体管区；配置给导体层340i、342i、344i和346i的存储晶体管区；配置给导体层340j、342j、344j和346j的存储晶体管区，由此总共形成14个存储晶体管区。在图92所示的存储晶体管区中，Y-Y’方向的长度与图79所示的存储晶体管区相比可以缩短，由此可以减小存储晶体管区的面积。
此外在该实施例中，解释了本发明非易失性半导体存储器件在通过层叠4个导体层从而形成14个存储晶体管区的情况下的例子。但是，本发明的非易失性半导体存储器件不限于此；可以层叠任意数量的导体层，同时可以形成任意数量的存储晶体管区。
此外在图11中，示出形成多个图92所示存储晶体管区的例子。如图11所示，在按照该实施例的非易失性半导体存储器件中，可以有效地设置该多个存储晶体管区。
此外在该实施例中，解释了本发明非易失性半导体存储器件在通过层叠4个导体层从而形成两个14存储晶体管区的情况下的例子。但是，本发明的非易失性半导体存储器件不限于此；可以层叠任意数量的导体层，同时可以形成任意数量的存储晶体管区。
此外，在上述实施例1中，示出在外围电路区中形成晶体管和源极侧选择栅极(SGS)之后才形成底层的金属布线146a并且此后堆叠存储单元区的情况。该情况不限于这种成型过程；例如，金属布线可以在堆叠了存储单元区之后形成在顶层。
在图93示出金属布线形成在顶层的例子。在该示例中，没有形成在上述图33的外围电路区中示出的钨插柱144a、144b和布线146a。在如上述图42所示层间绝缘膜182形成在外围电路区中之后，就转移到如图93所示的金属布线形成过程。在图93中，通过光蚀刻过程形成接触孔，形成钨膜并执行CMP过程。由此形成钨插柱301a、301b、301c、301d、188b、188c、188d、188e。
接着在图93中，形成铝(Al)膜，并通过光蚀刻过程形成电极302a、302b、302c、302d、190b、190c、190d、190e、190f。在下一个位置，在图93中，形成层间绝缘膜(BPSG)192，并执行CMP过程以进行平面化。此后通过光蚀刻过程形成接触孔，形成钨膜并执行CMP过程。由此形成钨插柱303a、303b和194b。此外在图93，形成铝(Al)膜，并形成电极304a、304b和196b。
如上所述，在外围电路区中，通过从顶层形成金属布线而不是在底层形成金属布线，可以减小在堆叠存储单元区时执行的热处理的影响。
此外，在形成如上述图44、图77、图93所示的非易失性半导体存储器件的情况下，上层选择栅极晶体管SDTr和下层选择栅极晶体管SSTr中的热历史不同，因为该非易失性半导体存储器件是从底层部分形成的。具体地说，底层选择栅极晶体管SSTr对热历史的影响大于上层选择栅极晶体管SDTr；因此，需要用于维持“断开”电流特征与存储阵列区阱的电连接的措施。作为措施之一，下面将解释上层选择栅极晶体管SDTr的栅极长度L1和下层选择栅极晶体管SSTr的栅极长度L2变得不同的示例。
在图93中，示出上层选择栅极晶体管SDTr的栅极长度L1和下层选择栅极晶体管SSTr的栅极长度L2。在这种情况下，下层选择栅极晶体管SSTr的栅极长度L2设置为大于上层选择栅极晶体管SDTr的栅极长度L1。下面将分别参照图93至图95解释栅极长度L1和L2的设置例子。
在图93中，D1表示下层源极线SL和下层选择栅极晶体管SSTr之间的距离；L2表示下层选择栅极晶体管SSTr的栅极长度；D2表示下层选择栅极晶体管SSTr和底层的存储阵列之间的连接距离；D3表示顶层的存储阵列和上层选择栅极晶体管SDTr之间的连接距离；在图93中，D4表示上层选择栅极晶体管SDTr和体硅顶层之间的距离。
图94示出下层选择栅极晶体管SSTr在第三次退火(re-re-annealing)之前或之后的各损耗曲线，以及上层选择栅极晶体管SSTr在再次退火(re-annealing)之后的损耗曲线的例子。在该图中，在施加等同于形成上层选择栅极晶体管SDTr和存储阵列的热处理的950℃/40sec时，扩散层的深度变成0.25μm。这样，很明显在下层选择栅极晶体管SSTr中的扩散层的深度与上层选择栅极晶体管SDTr的扩散层的深度相比相差0.05μm。由此，进一步表明与上层选择栅极晶体管SDTr的栅极长度L1相比，下层选择栅极晶体管SSTr的栅极长度L2需要加长至少0.05μm或更大。
图95示出在改变选择栅极晶体管的栅极长度L的情况下考虑到过程差异的阈值差异(阈值变化量ΔVth)示例。在该图中，示出设置三个漏极扩散条件140keV、160keV、180keV以及栅极长度L改变的例子。利用这3个条件，很明显在栅极长度L设置为小于0.2μm的情况下阈值变化量ΔVth的不均衡性很大；而且在栅极长度L设置为等于或大于0.2μm的情况下阈值变化量ΔVth的差异很小。
通过上述图94和图95中示出的结果，很明显上层选择栅极晶体管SDTr的栅极长度L1以及下层选择栅极晶体管SSTr的栅极长度L2都需要等于或大于0.2μm。而且与上层选择栅极晶体管SDTr的栅极长度L1相比，下层选择栅极晶体管SSTr的栅极长度L2还需要加长至少0.05μm或更大。
优选上述栅极长度设置为不相等，而且执行以下措施(1)至(3)。
(1)使下层选择栅极晶体管SSTr和源极线SL之间的距离D1比顶层的存储阵列和上层选择栅极晶体管SDTr之间的连接距离D3长。
(2)使下层选择栅极晶体管SSTr和底层的存储阵列之间的连接距离D2，比上层选择栅极晶体管SDTr和体硅顶层之间的距离D4长(参见图93)。
(3)将下层选择栅极晶体管SSTr和源极线SL之间的距离D1设置为等于或大于300nm。
通过执行上述措施(1)至(3)，可以改善由不同的热历史对扩散层的影响程度导致的“断开”电流的增加，并且可以将栅极连接段的扩散层的浓度维持在较高水平。此外，通过将下层选择栅极晶体管SSTr的栅极长度L2以及上层选择栅极晶体管SDTr的栅极长度L1设置成不同的长度，上层选择栅极晶体管SDTr和下层选择栅极晶体管SSTr的栅电极与漏极扩散层的重叠量设置为充分节省，而且维持了令人满意的接触阻抗，由此可以提高驱动力。
此外，在上述实施例中，示出了应用ONO膜作为包括电荷存储层的栅极绝缘膜的情况；但是本发明不限于此。例如，可以应用ONA膜、SANOS膜等。也就是说，只要栅极绝缘膜可以是包括电荷存储层的膜就可以采用任何材料，这不并不意味着对材料的限制。