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薄膜晶体管阵列面板

阅读：1015发布：2020-12-18

IPRDB可以提供薄膜晶体管阵列面板专利检索，专利查询，专利分析的服务。并且公开了一种薄膜晶体管阵列面板。所述薄膜晶体管阵列面板包括基底、栅极绝缘层、界面层和半导体层。栅极绝缘层设置在基底上。界面层设置在栅极绝缘层上。半导体层设置在界面层上。界面层包括氟化氧化硅。半导体层包括p型氧化物半导体材料。，下面是薄膜晶体管阵列面板专利的具体信息内容。

权利要求

1.一种薄膜晶体管阵列面板，所述薄膜晶体管阵列面板包括：基底；

栅极绝缘层，设置在所述基底上；

界面层，设置在所述栅极绝缘层上；以及半导体层，设置在所述界面层上，其中，所述界面层包括氟化氧化硅，并且所述半导体层包括p型氧化物半导体材料。

2.根据权利要求1所述的薄膜晶体管阵列面板，其中，所述p型氧化物半导体材料包括氧化锡或氧化铜。

3.根据权利要求1所述的薄膜晶体管阵列面板，其中，所述栅极绝缘层包括氧化硅或氮化硅。

4.根据权利要求1所述的薄膜晶体管阵列面板，其中，所述界面层的厚度在0.1nm至20nm的范围内。

5.根据权利要求1所述的薄膜晶体管阵列面板，其中，所述半导体层包括氧化锡，并且所述薄膜晶体管阵列面板的薄膜晶体管的阈值电压为3V或更小。

6.根据权利要求1所述的薄膜晶体管阵列面板，其中，所述半导体层包括氧化锡，并且所述薄膜晶体管阵列面板的薄膜晶体管的亚阈值摆幅值为6V/dec或更小。

7.根据权利要求1所述的薄膜晶体管阵列面板，所述薄膜晶体管阵列面板还包括：栅电极，设置在所述基底与所述栅极绝缘层之间。

8.根据权利要求1所述的薄膜晶体管阵列面板，所述薄膜晶体管阵列面板还包括：源电极和漏电极，设置在所述半导体层上。

9.根据权利要求8所述的薄膜晶体管阵列面板，所述薄膜晶体管阵列面板还包括：像素电极，连接到所述漏电极。

10.根据权利要求1所述的薄膜晶体管阵列面板，其中，所述界面层设置在所述栅极绝缘层的部分区域上。

11.一种薄膜晶体管阵列面板，所述薄膜晶体管阵列面板包括：基底；

半导体层，设置在所述基底上；

界面层，设置在所述半导体层上；以及栅极绝缘层，设置在所述界面层上，其中，所述界面层包括氟化氧化硅，并且所述半导体层包括p型氧化物半导体材料。

12.根据权利要求11所述的薄膜晶体管阵列面板，其中，所述p型氧化物半导体材料包括氧化锡或氧化铜。

13.根据权利要求11所述的薄膜晶体管阵列面板，其中，所述栅极绝缘层包括氧化硅或氮化硅。

14.根据权利要求11所述的薄膜晶体管阵列面板，其中，所述界面层的厚度在0.1nm至20nm的范围内。

15.根据权利要求11所述的薄膜晶体管阵列面板，其中，所述半导体层包括氧化锡，并且所述薄膜晶体管阵列面板的薄膜晶体管的阈值电压为3V或更小。

16.根据权利要求11所述的薄膜晶体管阵列面板，其中，所述半导体层包括氧化锡，并且所述薄膜晶体管阵列面板的薄膜晶体管的亚阈值摆幅值为6V/dec或更小。

17.根据权利要求11所述的薄膜晶体管阵列面板，所述薄膜晶体管阵列面板还包括：栅电极，设置在所述栅极绝缘层上。

18.根据权利要求17所述的薄膜晶体管阵列面板，所述薄膜晶体管阵列面板还包括：绝缘层，设置在所述栅电极上。

19.根据权利要求18所述的薄膜晶体管阵列面板，所述薄膜晶体管阵列面板还包括：源电极和漏电极，设置在所述绝缘层上。

20.根据权利要求11所述的薄膜晶体管阵列面板，其中，所述界面层设置在所述栅极绝缘层的部分区域下方。

说明书全文

薄膜晶体管阵列面板

[0001] 本申请要求于2016年8月23日在韩国知识产权局提交的第10-2016-0107242号韩国专利申请的优先权，该韩国专利申请的公开通过引用全部包含于此。

技术领域

[0002] 本发明的示例性实施例涉及一种阵列面板，更具体地，涉及一种薄膜晶体管阵列面板。

背景技术

[0003] 薄膜晶体管(TFT)可以用于诸如显示装置的各种类型的电子装置中。例如，薄膜晶体管可以用作显示装置中的开关元件或驱动元件。显示装置可以是液晶显示器(LCD)或有机发光二极管(OLED)显示器。

[0004] 薄膜晶体管可以包括栅电极、源电极、漏电极和半导体。漏电极可以面对源电极。半导体可以形成沟道以将源电极和漏电极电连接。

[0005] 半导体可以包括硅(Si)。硅可以是非晶硅或可处于晶体形式的多晶硅。非晶硅可以提供相对低的电荷迁移率和相对简单的制造工艺。因此，对于高性能薄膜晶体管，非晶硅可能不是好的选择。多晶硅的电荷迁移率相对高，但是使用多晶硅进行制造需要更多的工艺，包括使硅结晶。

[0006] 氧化物半导体具有比非晶硅高的载流子迁移率和ON/OFF比以及比多晶硅低的成本和高的均匀性，正在对使用氧化物半导体的薄膜晶体管进行研究。

发明内容

[0007] 本发明的示例性实施例提供了一种薄膜晶体管阵列面板。薄膜晶体管例如通过在使用p型氧化物半导体材料作为半导体层的同时降低阈值电压来维持晶体管特性并减少功耗。

[0008] 本发明的一个或更多个示例性实施例提供了一种薄膜晶体管阵列面板。所述薄膜晶体管阵列面板包括基底、栅极绝缘层、界面层和半导体层。栅极绝缘层设置在基底上。界面层设置在栅极绝缘层上。半导体层设置在界面层上。界面层包括氟化氧化硅。半导体层包括p型氧化物半导体材料。

[0009] p型氧化物半导体材料可以包括氧化锡或氧化铜。

[0010] 栅极绝缘层可以包括氧化硅或氮化硅。

[0011] 界面层的厚度可以在大约0.1nm至大约20nm的范围内。

[0012] 半导体层可以包括氧化锡。薄膜晶体管阵列面板的薄膜晶体管的阈值电压可以为大约3V或更小。

[0013] 半导体层可以包括氧化锡。薄膜晶体管阵列面板的薄膜晶体管的亚阈值摆幅值可以为大约6V/dec或更小。

[0014] 薄膜晶体管阵列面板还可以包括栅电极。栅电极可以设置在基底与栅极绝缘层之间。

[0015] 薄膜晶体管阵列面板还可以包括源电极和漏电极。源电极和漏电极可以设置在半导体层上。

[0016] 薄膜晶体管阵列面板还可以包括像素电极。像素电极可以连接到漏电极。

[0017] 界面层可以设置在栅极绝缘层的部分区域上。

[0018] 本发明的一个或更多个示例性实施例提供了一种薄膜晶体管阵列面板。所述薄膜晶体管阵列面板包括基底、半导体层、界面层和栅极绝缘层。半导体层设置在基底上。界面层设置在半导体层上。栅极绝缘层设置在界面层上。界面层包括氟化氧化硅。半导体层包括p型氧化物半导体材料。

[0019] p型氧化物半导体材料可以包括氧化锡或氧化铜。

[0020] 栅极绝缘层可以包括氧化硅或氮化硅。

[0021] 界面层的厚度可以在大约0.1nm至大约20nm的范围内。

[0022] 半导体层可以包括氧化锡。薄膜晶体管阵列面板的薄膜晶体管的阈值电压可以为大约3V或更小。

[0023] 半导体层可以包括氧化锡。薄膜晶体管阵列面板的薄膜晶体管的亚阈值摆幅值可以为大约6V/dec或更小。

[0024] 薄膜晶体管阵列面板还可以包括栅电极。栅电极可以设置在栅极绝缘层上。

[0025] 薄膜晶体管阵列面板还可以包括绝缘层。绝缘层可以设置在栅电极上。

[0026] 薄膜晶体管阵列面板还可以包括源电极和漏电极。源电极和漏电极可以设置在绝缘层上。

[0027] 界面层可以设置在栅极绝缘层的部分区域下方。

附图说明

[0028] 通过参照附图对本发明的示例性实施例进行详细地描述，本发明的上面和其它的特征将变得更加明显，在附图中：

[0029] 图1是示意性地示出根据本发明的示例性实施例的薄膜晶体管阵列面板的薄膜晶体管的剖视图；

[0030] 图2是示出根据本发明的示例性实施例的薄膜晶体管阵列面板的像素的俯视平面图；

[0031] 图3是根据本发明的示例性实施例的沿图2的线III-III截取的剖视图；

[0032] 图4是示意性地示出根据本发明的示例性实施例的具有顶栅结构的薄膜晶体管阵列面板的剖视图；

[0033] 图5是示出根据本发明的示例性实施例的薄膜晶体管阵列面板的剖视图；

[0034] 图6是示出根据本发明的示例性实施例的薄膜晶体管阵列面板的剖视图；以及[0035] 图7是根据本发明的示例性实施例的在区别界面层的材料的同时测量薄膜晶体管的特性的曲线图。

具体实施方式

[0036] 以下将参照附图更加详细地描述本发明的示例性实施例。就这点而言，示例性实施例可以具有不同的形式，而不应被解释为局限于在此描述的本发明的示例性实施例。贯穿说明书和附图，同样的附图标记可以表示同样的元件。

[0037] 将理解的是，尽管在此可以使用术语“第一”和“第二”来描述各种组件，但是这些组件不应局限于这些术语。

[0038] 为了描述的清楚，可以夸大附图中的元件的尺寸。

[0039] 将理解的是，当诸如层、膜、区域或板的组件被称作“在”另一组件“上”时，该组件可以直接在所述另一组件上，或者可以存在中间组件。

[0040] 将理解的是，尽管根据示例性实施例可以在此将参数描述为具有“大约”特定值，但是如具有本领域普通技术的人员将理解的，该参数可以正好是该特定值或近似该特定值。

[0041] 将参照附图描述根据本发明的示例性实施例的薄膜晶体管阵列面板。

[0042] 图1是示意性地示出根据本发明的示例性实施例的薄膜晶体管阵列面板的薄膜晶体管的剖视图。

[0043] 参照图1，薄膜晶体管阵列面板的薄膜晶体管可以包括栅电极124、绝缘基底110、栅极绝缘层140、界面层141、半导体层154、源电极173和漏电极175。栅电极124可以设置在绝缘基底110上。栅电极124可以包括铝、银、铜、钼、铬、钽和钛中的至少一种。然而，栅电极124不限于此，并可以包括各种金属或导体。

[0044] 栅极绝缘层140可以设置在栅电极124上。栅极绝缘层140可以包括绝缘材料。栅极绝缘层140可以包括氧化硅(SiOx)或氮化硅(SiNx)。

[0045] 界面层141可以设置在栅极绝缘层140上。界面层141可以包括氟化氧化硅(SiOx:F)。界面层141可以具有大约0.1nm至大约20nm的厚度。

[0046] 当栅极绝缘层140包括氧化硅时，可以通过使用含氟等离子体处理栅极绝缘层140的一部分来形成界面层141。因此，如果使用含氟等离子体处理栅极绝缘层140的表面，则栅极绝缘层140的一部分可以变成界面层141。

[0047] 半导体层154可以设置在界面层141上。半导体层154可以包括p型氧化物半导体材料。半导体层154可以包括氧化锡(SnOm)或氧化铜(CuOn)。

[0048] 源电极173和漏电极175可以均设置在半导体层154上。源电极173和漏电极175可以均包括诸如钼、铬、钽、钛、铜或它们的合金的导电材料。

[0049] 参照图1，在根据本发明的示例性实施例的薄膜晶体管中，半导体层154可以包括p型氧化物半导体材料，界面层141可以包括氟化氧化硅。界面层141可以设置在半导体层154与栅极绝缘层140之间。

[0050] 作为金属氧化物半导体中的固有缺陷的氧空位和晶格间的金属离子可以是电子供体。因此，金属氧化物半导体可以具有n型导电特性。尽管一些金属氧化物呈现出p型导电特性，但是p型金属氧化物半导体会具有相对低的ION/OFF值。因此，p型金属氧化物半导体会相对难以用于稳定驱动的薄膜晶体管中。p型金属氧化物半导体会具有相对高的阈值电压。因此，当使用p型金属氧化物半导体时，会增大功耗。

[0051] 在根据本发明的示例性实施例的薄膜晶体管和薄膜晶体管阵列面板中，包括氟化氧化硅的界面层141可以设置在半导体层154与栅极绝缘层140之间。由于栅极绝缘层140和p型氧化物半导体层154不会彼此直接接触，因此界面层141可以降低薄膜晶体管的阈值电压，并可以提高薄膜晶体管的效率。例如，当半导体层154包括氧化锡时，根据本发明的示例性实施例的薄膜晶体管可具有大约3V或更小(例如，大约2V或更小)的阈值电压。此外，当半导体层154包括氧化锡时，根据本发明的示例性实施例的薄膜晶体管可具有大约6V/dec或更小(例如，大约5.4V/dec或更小)的亚阈值摆幅值。

[0052] 包括氟化氧化硅的界面层141可以减少或防止半导体层154中产生的过量电荷的俘获位。氟(F)具有相对强的电负性。因此，可以出现正离子键合特性。因此，氟(F)元素可以键合到半导体层154的底表面的悬挂键。因此，可以降低缺陷的可能性。作为不参与键合的元素(金属或氧)的结合部(joiner)的悬挂键会像缺陷一样起作用。随着悬挂键的数量减少，抑制了过量电荷的俘获位产生，因此，提高了包括p型氧化物半导体的薄膜晶体管的特性。

[0053] 以下将参照附图更加详细地描述根据本发明的示例性实施例的包括薄膜晶体管的薄膜晶体管阵列面板。

[0054] 图2是示出根据本发明的示例性实施例的薄膜晶体管阵列面板的像素的俯视平面图。图3是根据本发明的示例性实施例的沿图2的线III-III截取的剖视图。

[0055] 参照图2和图3，栅极导体可以设置在绝缘基底110上。栅极导体可以包括栅极线121和栅电极124。绝缘基底110可以包括透明玻璃或塑料。栅极导体可以包括铝、银、铜、钼、铬、钽、钛和它们的合金中的至少一种。然而，栅极导体不限于此，并可以包括各种金属或导体。栅极导体可以具有多层结构。

[0056] 栅极线121可以在第一方向上延伸。栅极线121的一部分可以成为栅电极124。

[0057] 栅极绝缘层140可以设置在栅极导体上。例如，栅极绝缘层140可以设置在栅电极124上。栅极绝缘层140可以包括绝缘材料。栅极绝缘层140可以包括氧化硅或氮化硅。

[0058] 界面层141可以设置在栅极绝缘层140上。界面层141的厚度可以在大约0.1nm至大约20nm的范围内。界面层141可以包括氟化氧化硅。

[0059] 半导体层154可以设置在界面层141上。半导体层154可以包括p型氧化物半导体。半导体层154可以包括氧化锡或氧化铜。当半导体层154包括p型氧化物半导体时，半导体层
154中的载流子可以是空穴。

[0060] 数据线171、源电极173和漏电极175可以均设置在半导体层154和界面层141上。源电极173可以连接到数据线171。漏电极175可以面对源电极173。

[0061] 数据线171可以传输数据信号。数据线171可以在第二方向上延伸。因此，数据线171可以与栅极线121交叉。

[0062] 栅电极124、源电极173、漏电极175和半导体层154可以形成薄膜晶体管(TFT)。薄膜晶体管的沟道可以形成在半导体层154中。薄膜晶体管的沟道可以设置在源电极173与漏电极175之间。

[0063] 钝化层180可以设置在半导体层154的暴露部分以及数据线171、源电极173和漏电极175中的每个上。钝化层180可以包括无机绝缘体、有机绝缘体或相对低介电的绝缘材料。无机绝缘体可以包括氮化硅或氧化硅。

[0064] 钝化层180可以具有接触孔185。接触孔185可以与漏电极175的一部分叠置。

[0065] 像素电极191可以设置在钝化层180上。像素电极191可以包括诸如氧化铟锡或氧化铟锌的透明导电材料。可选择地，像素电极191可以包括诸如铝、银或它们的合金的反射金属。像素电极191的一部分可以连接到漏电极175。例如，像素电极191的所述一部分可以物理且电连接到漏电极175。

[0066] 根据本发明的示例性实施例，包括氟化氧化硅的界面层141可以设置在包括p型氧化物半导体的半导体层154与栅极绝缘层140之间。包括在界面层141中的氟可以增大分子之间的键合力。因此，可以减少半导体层154的悬挂键的数量。因此，包括p型氧化物半导体的薄膜晶体管可以在较高速率下运行。

[0067] 薄膜晶体管阵列面板可以具有底栅结构。在底栅结构中，栅电极124可以设置在半导体层154下方。然而，本发明的示例性实施例不限于此，薄膜晶体管阵列面板可以具有顶栅结构。在顶栅结构中，栅电极124可以设置在半导体层154上。

[0068] 图4是示意性地示出根据本发明的示例性实施例的具有顶栅结构的薄膜晶体管阵列面板的剖视图。图5是根据本发明的示例性实施例的薄膜晶体管阵列面板的剖视图。

[0069] 参照图4，阻挡层111可以设置在绝缘基底110上。阻挡层111可以包括氧化硅或氮化硅。半导体层154可以设置在阻挡层111上。半导体层154可以包括p型氧化物半导体。半导体层154可以包括氧化锡或氧化铜。

[0070] 界面层141可以设置在半导体层154上。界面层141的厚度可以在大约0.1nm至大约20nm的范围内。界面层141可以包括氟化氧化硅。

[0071] 栅极绝缘层140可以设置在界面层141上。栅极绝缘层140可以包括氧化硅或氮化硅。

[0072] 栅电极124可以设置在栅极绝缘层140上。

[0073] 绝缘层160可以设置在栅电极124上。

[0074] 界面层141、栅极绝缘层140和绝缘层160可以均具有第一接触孔183和第二接触孔187。第一接触孔183和第二接触孔187可以均与半导体层154的一部分叠置。

[0075] 源电极173和漏电极175可以设置在绝缘层160上。源电极173可以例如通过第一接触孔183连接到半导体层154。漏电极175可以例如通过第二接触孔187连接到半导体层154。

[0076] 像素电极(未示出)可以连接到漏电极175。

[0077] 参照图4，在根据本发明的示例性实施例的薄膜晶体管阵列面板中，半导体层154可以包括p型氧化物半导体材料，界面层141可以包括氟化氧化硅。界面层141可以设置在半导体层154与栅极绝缘层140之间。因此，包括在界面层141中的氟可以减少半导体层154的悬挂键的数量。因此，可以提高包括p型氧化物半导体的薄膜晶体管的性能。

[0078] 参照图1至图4，界面层141可以设置在栅极绝缘层140的基本上整个区域上；然而，本发明的示例性实施例不限于此。例如，界面层141可以设置在半导体层154下方的区域处。

[0079] 参照图5，界面层141可以设置在半导体层154下方的区域处。另外，界面层141可以不设置在栅极绝缘层140上的部分区域处。

[0080] 图6是示出根据本发明的示例性实施例的薄膜晶体管阵列面板的剖视图。参照图6，界面层141可以设置在半导体层154上的区域处。设置在栅极绝缘层140下方的部分区域可以不与界面层141接触。

[0081] 以下参照示例1至示例3和实施例1更加详细地描述根据本发明的示例性实施例的薄膜晶体管阵列面板。

[0082] 实施例1的薄膜晶体管具有图1的结构。通过区别界面层的材料来测量各种晶体管特性。晶体管特性的性能值示出在表1和图7中。

[0083] 半导体层材料可以包括SnOx。栅极绝缘层材料可以包括SiO2。

[0084] 测量的晶体管特性是ION/OFF比、Ion、场效应迁移率(μFE)、阈值电压(Vth)和亚阈值摆幅(SS)。

[0085] (表1)

[0086]

[0087] 晶体管特性的性能值还示出在图7中。

[0088] 参照表1和图7，当如实施例1中界面层包括SiOx:F时，与包括SiNy作为界面层的示例2和包括Al2O3作为界面层的示例3相比，可以增大ION/OFF值。因此，可以减小实施例1的亚阈值摆幅SS值。因此，包括SiOx:F作为界面层的薄膜晶体管的薄膜晶体管特性提高。

[0089] 实施例1的包括SiOx:F作为界面层的薄膜晶体管可以具有与示例1的省略界面层的薄膜晶体管相似的薄膜晶体管特性。然而，与示例1的薄膜晶体管相比，实施例1的阈值电压Vth值可以减小至大约1/10的水平。因此，实施例1的薄膜晶体管的驱动电压和功耗可以减小。包括在SiOx:F中的氟可以去除或减少半导体层的悬挂键。

[0090] 根据本发明的示例性实施例的薄膜晶体管阵列面板可以包括p型氧化物半导体材料作为半导体层154。薄膜晶体管阵列面板还可以包括包含氟化氧化硅的界面层141。界面层141可以设置在半导体层154与栅极绝缘层140之间。根据本发明的示例性实施例的薄膜晶体管阵列面板可以提高包括p型氧化物半导体的薄膜晶体管的晶体管性能。另外，可以通过降低阈值电压来减小驱动电压。因此，可以减少薄膜晶体管阵列面板的功耗。

[0091] 尽管在此已经描述了本发明的示例性实施例，但是将理解的是，本发明不限于此，而是相反，意图覆盖包括在本发明的精神和范围内的各种修改和等布置。

标题	发布/更新时间	阅读量
套管模板-专利编号CN110295744A	2020-05-11	158
平板热管-专利编号CN103307916A	2020-05-12	850
管道板-专利编号CN109716038A	2020-05-11	947
管板-专利编号CN105637315B	2020-05-11	51
管板-专利编号CN105637315A	2020-05-11	213
平板热管-专利编号CN103307916B	2020-05-12	757
板型热管-专利编号CN101004333A	2020-05-13	218
风管板材-专利编号CN1199032A	2020-05-13	914
模板管-专利编号CN107592893A	2020-05-12	410
板式热管-专利编号CN109803518A	2020-05-13	219

薄膜晶体管阵列面板

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