在现有的金属氧化物半导体场效应晶体管(MOSFETs)中，一般 使用一种多晶硅栅。然而使用多晶硅栅的一个缺点是，在与介电栅相 邻的多晶硅栅极区里，多晶硅栅在反型时通常会经历载流子的损耗。 在本领域里，这种载流子的损耗被称为多晶硅损耗效应。该损耗效应 降低了MOSFET的有效栅电容。理想地，希望MOSFET的栅电容高， 因为高的栅电容一般等同于积累更多的电荷。在沟道中积累的电荷越 多，当晶体管偏置时源/漏电流就会越高。
同样已知的，MOSFETs包括一个含有一个底部多晶硅部分和一 个顶部硅化物部分的叠层栅。在该叠层栅中的硅化物层使栅电阻降低。 电阻的降低引起栅的RC传播延迟时间的降低。尽管顶部的硅化物栅 极区有助于晶体管电阻的降低，电荷仍然会在底部多晶硅栅和介电栅 之间形成的界面附近被损耗，因而使得有效栅电容较小。
可用的另一种类型的MOSFET是，其栅电极完全由金属制成。 在这类MOSFETs中，这种栅金属可防止通过栅的电荷的损耗。这防 止了栅电容有效厚度的增加以及损耗效应所导致的电容的降低。
尽管金属栅可以用来消除多晶硅损耗效应并提供较低的栅电阻， 通常要通过金属栅来获得多重阈值电压是相当困难的。在半导体工业 中，为了整体系统性能，需要用多重阈值电压来提供低功率，高性能 和混合信号应用的设计灵活性。
在美国专利No.6204103中，Bai等公开了一种制造第一类和第二 类晶体管器件的方法。这一现有技术方法包括步骤：在占据了半导体 衬底的第一个阱区的一部分介电栅上面制备第一种硅化物区；在占据 了该衬底上的第二个阱区的第二部分介电栅上制备第二种硅化物区； 然后在这第一种和第二种阱区中制备第一种和第二种掺杂区。
Bai等在这第一种和第二种硅化物区的制备中使用了不同的金属。 这一现有技术中没有提到使用一种双金属层来制备任何一个硅化物 区，也没有提到使用金属合金的工艺。尽管Bai等确实作了一般陈述， 见第5栏，22-24行，“金属可以以纯态或者通过化学反应如合金化， 掺杂等存在于一个所希望的费米能级”，但在这一现有技术工艺中没有 提到使用金属合金。
在现有的CMOS技术中，使用通过离子注入在MOSFET体中的 杂质掺杂来进行短沟道效应控制和阈值电压的调整。然而，随着杂质 掺杂的增加载流子迁移率降低，随之降低了器件的性能。由于掺杂的 起伏而产生的阈值电压的变化也将限制掺杂技术的有效性。所以高度 希望提供一种可供选择的方法来调节金属栅MOSFETs的阈值电压。

本发明提供不含体掺杂来调节MOSFETs的阈值电压的方法，并 由此提供具有多重阈值电压的CMOS。在本发明中，使用一种双金属 层(代表本发明的第一类方法)或者金属合金(代表本发明的第二类 方法)的硅质化(salicidation)来调整MOSFETs的阈值电压。
具体地，本发明的第一类方法包括以下步骤：
提供一种结构，其包括位于一个含硅层顶部的许多的图案化的栅 极区，每个图案化的栅极区包括至少一个图案化多晶硅区；
在第一种预定数目的所述图案化的叠层栅极区上制备第一种金 属，该第一种金属与所述图案化的多晶硅区相接触；
在所述第一种金属和第二种预定数目的所述图案化的叠层栅顶部 制备第二种金属，其中在所述第二种预定数目的所述图案化的叠层栅 上的所述第二种金属与所述图案化的多晶硅区相接触；以及
退火，以使第一种和第二种金属与下面的硅区反应而随后形成硅 化物区，这里所述的第一种预定数目的图案化的叠层栅极区包括第一 种和第二种金属的合金硅化物，且所述的第二种预定数目的图案化的 叠层栅极区包括所述第二种金属的硅化物。
本发明的包括一种双金属层来调整阈值电压的另一个方法，该方 法包括以下步骤：
提供一种结构，其包括位于一个含硅层顶部的许多的图案化的栅 极区，每个所述图案化的栅极区包括至少一个图案化的多晶硅区；
在第一种预定数目的所述图案化的叠层栅极区上制备第一种金 属，该第一种金属与所述图案化的多晶硅区相接触；
将所述第一种金属退火以在所述第一种预定数目的图案化的叠层 栅极区上提供第一种金属硅化物。
在第一种金属硅化物和第二种预定数目的图案化的叠层栅极区上 制备第二种金属，在所述第二种预定数目的图案化的叠层栅极区上的 所述第二种金属与所述图案化的多晶硅区相接触；以及
将所述第二种金属退火以形成第二种金属硅化物，其中所述第一 种预定数目的图案化的叠层栅包括至少一种所述第一种和第二种金属 的合金硅化物，且所述的第二种预定数目的图案化的叠层栅包括所述 第二种金属的硅化物区。
本发明的第二类方法包括用一种金属合金层来调整MOSFET器 件的阈值电压，该方法包括以下步骤：
提供一种结构，其包括位于一个含硅层顶部的许多的图案化的栅 极区，每个所述图案化的栅极区包括至少一个图案化的多晶硅区；
在所述含硅层的暴露表面上制备一个介电叠层，所述介电叠层的 上表面与所述图案化的多晶硅区是共面的；
在所述介电叠层的所述上表面和所述图案化的多晶硅区的一个暴 露表面的顶部制备一种金属合金层，所述金属合金层包括一种金属和 至少一种合金添加剂；
在所述金属合金层顶部制备一个盖帽层；
第一次退火，以在所述图案化的叠层栅极区的上部中形成一个部 分硅化物区；
选择性移除所述盖帽层；以及
第二次退火，以将所述图案化的叠层栅极区的剩余部分和所述的 部分硅化物区转变成金属合金硅化物区。
本发明的另一个方面涉及一种CMOS器件，其包括：一个其中含 有源/漏极区的含硅层；一个在所述含硅层顶部的介电栅；以及至少一 个位于所述介电栅顶部的合金硅化物金属栅，所述的合金硅化物金属 栅由一种双金属层或者一种金属合金层组成。

图1-9是本发明的第一类方法所用的基本工艺步骤的示意图(剖 面图表示)。
图10A-10C是本发明的第一类方法的一种可供选择的工艺方案所 用的基本工艺步骤的示意图(剖面图表示)。
图11-16是本发明的第二类方法所用的基本工艺步骤的示意图(剖 面图表示)。
发明的详细描述
现在，参照本申请的附图，对提供了具有多重阈值电压的金属栅 CMOS器件的制造方法的这一发明进行更加详细的描述。
现在描述本发明的第一类方法，如图1-9和图10A-10C中所示。 在本发明的第一类方法中，用一种双金属层来调整CMOS器件的阈值 电压。
首先参照图1，其图示的是可以在本发明中使用的初始的绝缘体 上硅(SOI)晶片。具体地，图1中的初始SOI晶片包括氧化物埋层 12，其夹在含硅衬底10和含硅层14之间。该氧化物埋层将含硅衬底 10从含硅层14上电隔离开来。注意，含硅层14是SOI晶片上的一般 在其上制备有源器件的区域。这里使用的“含硅”一词指的是至少包 含硅的材料。该含硅材料的示例包括，但不限于：Si，SiGe，SiC，SiGeC， Si/Si，Si/SiC以及Si/SiGeC。氧化物埋层12可以是一种连续的氧化物 埋区，如图1中所示，或者可以是非连续的氧化物埋区，即图案化的 (未示出)。非连续的氧化物埋区是被含硅层，即含硅层10和14所包 围的分立的隔离区或岛。
该SOI晶片可以用本专业技术人员熟知的常规的SIMOX(氧离 子注入分离)工艺来制备。在一种典型的SIMOX工艺中，用离子注 入将氧离子注入到硅晶片中。注入区的深度依赖于在离子注入中所使 用的条件。在注入步骤之后，将注入晶片进行能够使注入区转变成氧 化物埋层区的退火。可供选择地，SOI晶片可以用其它的常规工艺进 行制造，包括例如热键合和剥离工艺。
除了上面的技术外，在本发明中所用的初始SOI晶片可以用淀积 工艺以及光刻和刻蚀(当制造图案化的SOI衬底时使用)来制备。具 体地，该初始SOI晶片可以这样制得，在含硅衬底的顶部淀积或者热 生长一个氧化物膜；可选地，通过常规的光刻和刻蚀来使该氧化物膜 图案化；然后采用一种常规的淀积工艺，包括例如化学气相淀积 (CVD)，等离子体辅助CVD，溅射，蒸发，化学溶液淀积或者Si外 延生长，来在该氧化物层顶部制备一个含硅层。
在初始的SOI晶片中的各种层的厚度可依赖于其所用的制造工艺 而变化。然而，一般地，含硅层14的厚度在大约5-200nm，优选的 在10-20nm。对于氧化物埋层，其厚度可在大约100-400nm。含硅衬 底层即层10的厚度在本发明中是无关紧要的。注意，上面所提供的厚 度是示例性的，并不限制本发明的范围。
在本发明中，含硅层14的部分将作为金属栅CMOS器件的主体 区。注意，含硅层14可以是不掺杂的，或者可用本专业技术人员所熟 知的常规技术来进行掺杂。掺杂类型依赖于要制造的器件的类型。在 下面的本发明的第一类方法的附图中，为了清楚，没有表示出含硅衬 底。不过，在图2-9和10A-10C中已包含了含硅衬底10。
图2表示的是已经制备了沟道隔离区16和介电栅18之后的SOI 晶片。沟道隔离区这样制造，首先在SOI晶片的表面上制备一种牺牲 氧化物(未示出)和一个硬掩模(未示出)，然后，将沟道制备到SOI 晶片的预先确定的部分上，使每个沟道的底墙要么在含硅层14中，要 么在氧化物埋层12的上表面停止。牺牲氧化物层可以用一种热氧化工 艺或者一种常规的淀积工艺如CVD来制备。通过淀积将硬掩模制备到 先已制成的牺牲氧化物层上。硬掩模由一种绝缘材料组成，其与牺牲 氧化物层相比具有不同的刻蚀选择性。一般地，硬掩模由一种氮化物 或者氧氮化物组成。
然后，利用常规的光刻和刻蚀使沟道通过硬掩模和牺牲氧化物层， 形成到SOI晶片中。在制备沟道中所用的光刻包括步骤：将一种光阻 剂(未示出)应用到该结构的顶部表面，用图案辐射将该光阻剂曝光， 然后用一种常规的光阻显影剂将曝光的光阻剂上的图案显影。可以单 步进行或者多步进行的刻蚀步骤包括：使用常规的干法刻蚀工艺，比 如反应离子刻蚀(RIE)，等离子体刻蚀，离子束刻蚀；化学刻蚀；或 者上面的方法的结合。在制备沟道时，通过刻蚀将在光阻剂上形成的 图案转移到硬掩模上，然后将图案化的光阻剂移除。进一步地，使用 刻蚀将沟道图案从硬掩模转移到SOI晶片上。
然后，将含有沟道的SOI晶片进行一种可选地氧化处理，在暴露 的由含硅材料组成的沟道侧壁上形成一种薄的氧化物衬里(没有具体 标出)。通过一种常规的淀积工艺，比如CVD或者等离子体-CVD，将 这些沟道(含或者不含衬里)用诸如TEOS(四乙基原硅酸盐)的介 电材料(或者绝缘材料)进行填充。之后，用一种常规的整平工艺比 如化学-机械抛光(CMP)或者研磨来对此结构进行整平，并直到硬掩 模的上表面截至。在将沟道填充后，可选地可以进行密实化步骤，但 要在整平之前进行。
然后用相对于氧化物对移除氮化物具有高度选择性的刻蚀工艺将 剩余的硬掩模移除，此后，再用相对于含硅材料对移除氧化物具有高 度选择性的刻蚀工艺将剩余的牺牲氧化物层和沟道填充物的残余部分 移除。注意，在将牺牲氧化物移除之后，含硅层14的表面部分现在是 裸露的了。
然后，用一种常规的热生长工艺或者淀积，在裸露的含硅表面顶 部和沟道隔离区上制备介电栅18。该介电栅一般是厚度在大约1-10 nm的薄层。该介电栅可由一种氧化物组成，包括但不限于：SiO2，氧 氮化物，Al2O3，ZrO2，HfO2，Ta2O3，TiO2，钙钛矿型氧化物，硅酸 盐以及上述加上或者不加氮的组合。
在该结构的暴露表面上制备了介电栅之后，接着制备多晶硅层20 和氧化物层22，以提供如图3中所示的结构。多晶硅层用一种常规的 淀积工艺如CVD来制备。多晶硅层20的厚度是可以变化的，但一般 地，多晶硅层20的厚度在大约40-200nm。在先制成的多晶硅层顶部 用一种常规的淀积工艺或者热生长工艺来制备氧化物层。氧化物层22 的厚度是可以变化的，但一般地，氧化物层22的厚度在大约20-200 nm。注意，多晶硅层20和氧化层22用来限定本发明中的栅极区。
然后用常规的光刻和刻蚀，进行氧化物层22，多晶硅层20和介 电栅18的栅图案化，以在SOI晶片顶部提供多个图案化的叠层区。 图4所示的是形成了两个图案化的叠层区，用24和24’标记。然后通 过先淀积一种绝缘材料，比如一种氮化物或者氧氮化物，然后再有选 择性地将该绝缘材料进行刻蚀，在图案化的叠层区的每个暴露的垂直 侧壁上制备绝缘隔离物26。
在隔离物淀积和刻蚀之后，通过用常规的离子注入，并接着进行 活性退火，在含硅层14内制成源/漏极区28。图4所示的就是在进行 了上述工艺步骤后得到的结构。
然后，用常规的淀积方法，在图案化的叠层区顶部和邻近处制备 由一种氧化物或者其它类似的阻挡材料组成的阻挡层30。然后在该阻 挡层30上通过一种淀积工艺比如旋转涂层或者CVD制备保护层32。 例如，所得到的含有阻挡层30和保护层32的结构如图5中所示。
然后用光刻将该保护层图案化，这样就使一些图案化的叠层区仍 被保护层32的保护，然而其它的图案化的叠层区就没有了保护。也就 是说，第一种预定数量的图案化的叠层区暴露出来，而第二种数量的 预定数量的图案化的叠层区用保护层32保护。在图6中，图案化的叠 层区24’保留了保护层32的保护，而图案化的叠层区24没有了保护。
在将保护层32图案化之后，将氧化物层22从结构中移除，得到 例如在图6中所示的结构。注意，氧化物层22的移除使多晶硅层20 暴露出来。本发明中的这一移除步骤是利用了一种与硅相比对移除阻 挡层材料和氧化物具有高选择性的刻蚀工艺来进行的。用来移除氧化 物层22的刻蚀可以单步或者多步进行。
然后利用一种常规的淀积工艺，包括但不限于溅射，电镀，CVD， 原子层淀积或者化学溶液淀积，来在多晶硅层20的暴露表面上制备第 一种金属34。该第一种金属可以由当与硅接触并退火后可以形成一种 金属硅化物的任意的金属组成。适用的第一种金属包括，但不限于： Co，Ni，Ti，W，Mo，Ta以及其它类似的金属。优选的第一种金属 包括：Ni，Co和Ti。淀积的第一种金属的厚度在大约10-110nm，进 一步高度优选的厚度在大约10-85nm。例如，在图7中所示的就是得 到的包括第一种金属34的结构。
在制备了第一种金属34后，用本领域技术人员熟知的常规的保护 剥离工艺将保护层32从该结构中移除，由此将先前没有从该结构中移 除的阻挡层30暴露出来。注意，在本发明的一些实施方案中，保护层 32仅仅部分移除，以暴露先前受保护的图案化的叠层区中的一些部分， 然而仍然保护着一些剩余的图案化的叠层区。
然后用上面提到的刻蚀工艺将氧化物层22移除，以使先前受保护 的区中的多晶硅层20暴露出来。然后将与第一种金属34具有不同费 米能级的第二种金属36淀积在第一种金属以及现在暴露出的多晶硅 层20上。适用的第二种金属包括，但不限于：Co，Ni，Ti，W，Mo， Ta以及其它类似的金属，并要求第二种金属与第一种金属不同。优选 的第二种金属包括：Ni，Co和Ti。淀积的第二种金属的厚度在大约 10-110nm，进一步高度优选的厚度在大约10-85nm。例如，在图8 中所示的就是所得到的包括第二种金属36的结构。
在一些实施方案中，上述保护移除和金属淀积步骤可以重复任意 多次。在这样一种实施方案中，每种淀积的金属与先前淀积的金属具 有不同的费米能级。
接下来，将包含了第一种和第二种金属的结构进行退火，退火进 行的条件应使第一种和第二种金属与其下面的硅区即多晶硅层发生反 应而分别形成硅化物区38和40。硅化物区38由一种第一种和第二种 金属的合金硅化物组成，而硅化物区40由第二种金属的硅化物组成。 注意，上面提到的第一种和第二种金属的厚度要使该金属与其下面的 多晶硅层22部分之间的反应完全将多晶硅层耗尽。
一般地，此步退火在大约450℃到大约900℃的温度下进行，持续 时间从大约15到大约90秒。更优选地，此步退火一般在大约500℃ 到大约700℃的温度下进行，持续时间从大约20到大约80秒。注意， 也可以采用其它的温度和持续时间，只要这些条件可以形成硅化物区。 该步退火一般在一种包括He，Ar，N2或者一种合成气体的气体环境 中进行。
在一些没有表示出来的情况下，第一种和第二种金属的一些部分 在形成硅化物区时没有用尽。在这些实施方案中，残留了未反应的金 属，这些未反应的金属一般位于硅化物区的顶部。然后将未反应的金 属移除，得到如在图9中所示的结构。具体地，这些未反应的金属， 如果存在，用一种与硅化物相比对移除金属具有高选择性的刻蚀工艺 来移除。例如，在从该结构中移除剩余的未反应金属时可以使用过氧 化氢和硫酸的混合物。
再要注意，在图9所示的结构中，硅化物区38由第一种和第二种 金属的合金硅化物组成，然而硅化物区40由第二种金属的硅化物组 成。因而，所得到的CMOS器件具有与之相应的有多重阈值电压的金 属栅极区。可以通过调节所用第一种和第二种金属的比率来调整 CMOS器件的阈值电压。利用本发明中的这一方法制成的栅完全由一 种硅化物组成；所以本发明方法提供了没有任何多晶硅损耗效应的 CMOS器件。而且该CMOS器件与多晶硅栅和/或由多晶硅/硅化物叠 层制成的栅相比具有较低的栅电阻。
在本发明的第一类方法的一个可供选择的工艺方案中，制备如图 5-9中所示的结构所用的工艺用如下方案代替。首先，将图4结构中的 氧化物区22移除，然后在暴露的多晶硅层20的顶部制备第一种金属 34。然后通过光刻和刻蚀将该第一种金属图案化，得到如图10A中所 示的结构。在图案化之后，将第一种金属按如上所述进行退火，从而 在该结构中制得第一种金属硅化物区50。例如，所得到的包括第一种 金属硅化物区的结构如图10B所示。注意，若在退火后留有任何未反 应的第一种金属，这些未反应的第一种金属可用如上所述的方法移除。 然后淀积第二种金属36，并随后对第二种金属进行退火。注意，若在 退火后留有任何未反应的第二种金属，这些未反应的第二种金属可以 按如上所述的方法进行移除。经过退火，形成了由第一种和第二种金 属组成的硅化物区38，以及由第二种金属组成的硅化物区40。参见图 10C。
针对本发明的第一类方法的这一可供选择的方案提供了具有与之 相应的有多重阈值电压的金属栅极区的CMOS器件。可以通过调节所 用第一种和第二种金属的比率来调整CMOS器件的阈值电压。利用本 发明中的这一方法制成的栅完全由一种硅化物组成；所以本发明方法 提供了没有任何多晶硅损耗效应的CMOS器件。而且该CMOS器件 与多晶硅栅和/或由多晶硅/硅化物叠层制成的栅相比具有较低的栅电 阻。
上面的描述提供了一类方法，其中使用了双金属层来提供具有多 重阈值电压的CMOS器件，其阈值电压可以简单地通过改变所用第一 种和第二种金属的比率来进行调整。接下来的描述和图11-16阐释的 是本发明的第二类方法，其中用金属合金来提供可以调整的多重阈值 栅极区。
首先参照如图11中所示的初始FET的结构。具体地，图11中的 初始的FET结构包含其中制备有隔离沟道区16以及源/漏极区28的 含硅层14。该初始结构也包括至少一种图案化的叠层栅24，其包括位 于含硅层的表面顶部的图案化的介电栅18和图案化的多晶硅栅20。 绝缘隔离物26位于图案化的叠层栅极区的相对的垂直侧壁上。如图 11中所示的该初始结构还包括位于源/漏极区的硅化物区52。含硅层 14可以是也可以不是SOI晶片的一部分。这样，含硅层可由单晶硅， 多晶硅，SiGe，无定形硅或者SOI晶片组成。
图11中的结构是用本专业技术人员熟知的常规的工艺步骤制成 的。由于图11中的初始结构的制法是熟知的，这里就不再对同样的方 法进行详细的描述。任何常规的具有多晶硅栅的CMOS器件都可以用 来制备合金硅化物栅。
然后，制备一个介电叠层，比如第一种介电材料层和第二种介电 材料层。具体地，用一种常规的淀积工艺或者热生长工艺在图11所示 的结构上制备第一种介电层54，以将含硅层14的暴露部分和硅化物 区52覆盖。该第一种介电层可由一种氮化物或者氧氮化物组成，而且 其一般具有的厚度在大约10到大约100nm。
然后，通过常规的技术，比如CVD，在介电层54顶部制备第二 种介电层，比如SiO2层56。该第二种介电层可以由一种氮化物或者氧 氮化物组成，而且其一般具有的厚度在大约10到大约100nm。注意， 层56的上表面与多晶硅层20的上表面是共面的。为了提供这种共面 性，在淀积了SiO2层之后，可以接着进行一种常规的整平步骤，比如 化学-机械抛光。例如，图12所示的就是所得到的包括介电层54和56 的结构。
参见图13，在层56和暴露的多晶硅层顶部制备金属合金层58。 本发明中的这一金属合金层包含能够与其下面的多晶硅反应形成一个 硅化物区的至少一种金属和一种合金添加剂。在本发明中所用的该金 属合金层中的金属包括任何的上面列出的用于第一种和第二种金属的 金属。对于该金属合金优选的金属是Co或Ni，更高度优选的是Co。 本发明中的这一合金层中也按原子百分比包括0.1-50％的至少一种添 加剂，所述的至少一种的添加剂选自C，Al，Ti，V，Cr，Mn，Fe， Co，Ni，Cu，Ge，Zr，Nb，Mo，Ru，Rh，Pd，Ag，In，Sn，Hf， Ta，W，Re，Ir和Pt，但要求此合金添加剂不能与金属相同。这里也 可以采用这些添加剂中的一种或者多种的混合物。更优选地，该合金 层中存在的添加剂的量按原子百分比在从大约0.1％到大约20％。在 上面提到的添加剂中，本发明优选的是Al，Ti，V，Ge，Zr，Nb， Ru，Rh，Ag，In，Sn，Ta，Re，Ir和Pt。
该金属合金层可以通过物理气相淀积(溅射和蒸发)，CVD包括 原子层淀积，或者电镀来淀积。该金属合金层的厚度在大约10到大约 100nm，更优选的厚度是在大约10到大约85nm。
这里所用“合金”一词包括其中具有均匀的或者非均匀的所述添 加剂分布的金属组合物；其中具有所述添加剂梯度分布的金属组合物； 或者其混合物或化合物。
接下来，如图13所示，在金属合金层58的表面上制备盖帽层60。 此盖帽层用本专业技术人员熟知的常规的淀积工艺来制备。在本发明 中用来制备该盖帽层的适用的淀积工艺的示例包括，但不限于：化学 气相淀积，等离子体辅助化学气相淀积，溅射，蒸发，电镀，旋涂以 及其它类似的淀积工艺。只要该盖帽层能防止氧气或者其它环境气体 扩散到结构内部的，其厚度在本发明中并不关键。一般地，盖帽层厚 度在大约10到大约30nm。
该盖帽层由本专业技术人员熟知的可以防止氧气向结构内扩散的 常规材料组成。例如，TiN，W以及其它类似的材料可用作盖帽层。
接下来，将包括了盖帽层和金属合金层的结构进行第一步退火， 该步能使金属合金层和下面的多晶硅层之间产生部分的相互作用。此 第一步退火在多晶硅层的上部中形成了部分硅化物层62，参见图14。 在本发明中这样得到的硅化物层是并没有处在其最低电阻相的硅化物 材料。例如，当金属合金中包括Co时，第一步退火可在多晶硅层的 上面部分形成CoSi。
该第一步退火一般在大约450℃到大约600℃的温度下进行，持续 的时间从大约1到大约120秒。更优选地，此步退火一般在大约500 ℃到大约550℃的温度下进行，持续的时间从大约20到大约90秒。 注意，也可以采用其它的温度和时间，只要这些条件可引起硅化物区 的形成。该第一步退火一般在一种包括He，Ar，N2或一种合成气体 的气体环境中进行。
在第一步退火之后，利用一种对从结构中移除盖帽层和任何未反 应的金属合金层具有高选择性的常规的刻蚀工艺将二者从结构中移 除。例如，在经过该选择性的移除步骤后所得到的结构如图15所示。 然后，将如图15中的结构进行第二步退火，其将部分硅化物/多晶硅 区转变为一种金属合金硅化物区。例如，所得到的包括金属合金硅化 物区64的结构如图16所示。
该第二步退火一般在大约600℃到大约850℃的温度下进行，持续 的时间从大约1到大约60秒。更优选地，此步退火一般在大约650℃ 到大约750℃的温度下进行，持续的时间从大约20到大约45秒。注 意，也可以采用其它的温度和时间，只要这些条件可引起硅化物区的 形成。该第二步退火一般在一种包括He，Ar，N2或一种合成气体的 气体环境中进行。
结果得到的CMOS器件具有与之相应的有多重阈值电压的金属 栅极区。该CMOS器件的阈值电压可以通过调节所用的金属合金层来 进行调整。用本发明中的这类方法制成的栅完全由一种硅化物组成； 所以，本发明方法所提供的CMOS器件不会表现出任何的多晶硅损耗 效应。而且与多晶硅栅和/或由多晶硅/硅化物叠层制成的栅相比，该 CMOS器件具有较低的栅电阻。
下面的例子用来说明用本发明的方法之一可以得到的一些优势。 具体地，下面的例子说明的是本发明的其中采用金属合金层的第二类 方法的使用。
实施例
在这一实施例中，用本发明的第二类方法对含5％Sn的Co合金 和纯Co进行了比较。具体地，制备了一种MOSFET结构，其包括一 个包含40nm多晶硅栅和140nm氧化物盖帽层的图案化的叠层栅。 该图案化的叠层栅包括在其相对的侧壁上制备的1.4nm宽的氧氮化物 隔离物。在活化源/漏极区之前将氧化物盖帽层移除。NFET(263nm 栅宽)多晶硅控制器件的阈值电压为0.4V。当用纯Co来形成CoSi2 时，阈值电压是0.77V。当采用的是按原子百分比含5％的Sn的Co时，所形成的CoSi2(Sn)栅具有的阈值电压大约为1.02V(向着pFET 方向有大约250mV的位移)。这一例子清晰的表明，完全的硅化物金 属合金栅可以有效的调节MOSFET的阈值电压。
尽管已经用其优选的实施方案对本发明进行了具体的表示和描 述，本专业技术人员明白在不脱离本发明的主旨和范围的情况下，可 以进行任何形式和细节上的前进和改变。所以，本发明并不局限在所 描述的具体的形式和细节上，而是属于所附权利要求的范围中。