即便在简单的计算机中，相互通信的很多不同组件都与不同的 时钟域相关联，即，它们与具有不同频率的不同时钟同步。例如，CPU 是以显著高于计算机的其它组件(比如盘驱动器)的频率进行工作的。 当两个组件或系统与不同的时钟域相关联时，它们之间的数据通信是 同步地或异步地实现的。在同步数据传递中，要使两个系统的时钟与 第三个时钟域同步。不过，同步数据传递中时钟域的强关联性会约束 高性能通信链路的设计。异步数据传递通过消除时钟域的强关联性而 提供了更高的设计灵活性。
可惜，异步接口也具有诸如数据同步需要额外的等待时间和数 据传递期间出现数据讹传的可能性增加之类的缺点。数据讹传是由于 跨越异步接口存在亚稳性而发生的。现有技术思想的状况是两级同步 器和两阶段握手(handshake)方法。不过，这些思想具有性能与可 靠性之间不希望有的折衷，或者要使用大大增加系统复杂性的复杂同 步逻辑。新近的技术利用数据有效位来降低亚稳状态的风险。在美国 专利US6,516,420中，Audityan等人讲授了用于使各个数据元同步 的有效位，在使用数据采样器完成各次处理之后重置这些有效位。不 过，有效位的重置严重限制了效率和数据流量，因为数据缓冲存储单 元只有在有效位重置之后才可用。同样的问题出现在Carpenter等人 在美国专利申请20030074593中讲授的方法中，这种方法要求有效位 一经使用就要进行清零。
提供一种更加有效并且具有较高数据流量的异步数据缓冲器应 该是合乎需求的。

因此，本发明的一个目的是提供一种通过大大减少等待时间而 更加有效并且具有更高数据流量的异步数据缓冲器。
本发明的另一个目的是提供一种不需要重置或清零有效位的异 步数据缓冲器。
按照本发明，给出了一种用于在两个异步系统之间对突发传递 的m个数据元素进行传递的异步数据缓冲器。该异步数据缓冲器包 括：用于从发送系统接收突发数据的m个数据元素的数据输入端口、 和在与其进行的通信中用于存储m个数据元素的数据存储器，其中各 个数据元素存储在预定地址位置。在有效位存储器中，存储了m个输 入有效位，其中各个输入有效位存储在与各数据元素的预定地址位置 对应的预定地址位置。与数据存储器和有效位存储器进行控制通信的 输入控制逻辑电路用于确定地址位置、创建m个输入有效位、并提供 用于对后面的突发数据的输入有效位进行反相的输入控制信号。输出 控制逻辑电路与数据存储器、有效位存储器和有效位输出端口进行通 信，输出控制逻辑电路用于控制m个数据元素的读取和这些数据元素 向接收系统的提供、基于m个输入有效位和一个输出控制信号创建m 个输出有效位(这m个输出有效位用来提供给接收系统)、并使与数 据存储器和有效位存储器进行控制通信的控制逻辑电路反相。

现在将结合附图介绍本发明的实例实施方式，其中：
图1是图解说明使用按照本发明的异步数据缓冲器在两个异步 系统之间进行通信的简化框图；
图2是图解说明按照本发明的异步数据缓冲器的示例实施方式 的简化框图；和，
图3是图解说明使用按照本发明的异步数据缓冲器进行的数据 传递的简化流程图。

虽然本发明能够作出各种不同修改和可供选用的形式，但是本 发明的说明是以附图中的实例的方式给出的，并且将会对该实例加以 详细介绍。不过，应当理解，我们的意图并非是将本发明局限于所介 绍的特定实施方式。相反，我们的意图是覆盖所有落在由所附权利要 求定义的本发明的思想和范围之内的改变方案、等价方案和其它可供 选用的替换方案。
为了使按照本发明的异步数据缓冲器及其操作得到更加透彻的 理解，将在下文中参照图1介绍使用异步数据缓冲器的示例实施方式 在两个系统之间进行的通信。为了避免在与两个不同的时钟域(分别 为时钟信号clk_A和clk_B)相关联的发送系统A和接收系统B之间 进行数据传递期间发生数据丢失，实施了握手协议。在发送系统A 开始向接收系统B发送数据之前，接收系统B需要准备好接收该数据， 否则即使不丢失全部数据，也会丢失至少一部分数据。如图1中所示， 发送系统A通过发送握手信号hs_A来请求数据传递并且等待进行数 据传递，直到接收系统B通过向发送系统A发送握手信号hs_B来答 复它准备好了接收数据。为了增加两个系统之间的数据流量，使用了 突发传递，即，在数据传递得到接收系统B答复时发送多个数据元素， 而不是针对每个单独的数据元素进行握手。在这种情况下，接收系统 B在它发送握手信号hs_B时答复它准备好了接收m个n位数据元素。 为了防止当发送系统A的时钟域clk_A的频率高于接收系统B的时钟 域clk_B时发生数据丢失，例如，防止CPU与诸如盘驱动器之类的外 围设备之间的数据传递过程中发生数据丢失，在发送系统A和接收系 统B之间插入了异步数据缓冲器100。当接收系统B答复它准备好了 接收数据时，发送系统A通过发送针对m个数据元素的每一个的允许 写入信号WE并发送dout[n]上的数据元素来将m个数据元素传递到 数据缓冲器100，以存储在它的存储器内。为了避免突发传递的等待 时间随着每个突发传递的数据元素的数量m的增加而增加，发送系统 A和接收系统B需要同时访问数据缓冲器100，即，接收系统B并非 等到发送系统A完成将m个数据元素写入到数据缓冲器100的存储器 中才读取数据元素。不过，由于与不同时钟域关联的两个系统是针对 同一个存储器进行操作的，因此很有可能由于亚稳性问题而出现数据 丢失或数据讹传。这个问题是通过每次在数据缓冲器的存储器中存储 数据元素时创建有效位来克服的，该有效位向接收系统B表明所存储 的数据元素属于由握手信号hs_A和hs_B答复的m个数据元素的当前 突发传递。
图2以框图的形式图解说明按照本发明的异步数据缓冲器100 的示例实施方式。数据缓冲器100包括用于与发送系统A连接的数据 输入端口102和允许写入输入端口104，以及用于与接收系统B连接 的数据输出端口106、允许读取输入端口108和有效位输出端口110。 如图2中的垂直虚线所示，数据缓冲器100包括两个部分：数据输入 部分(左侧)，用于与发送系统A连接，并且因此与时钟域clk_A 相关联；和数据输出部分(右侧)，用于与接收系统B连接，并且因 此与时钟域clk_B相关联。数据输入端口102与数据存储器112的数 据输入端口D连接，数据存储器112优选的是具有用于存储每个为n 位的m个数据元素的存储空间(即，系统A和B之间突发传递的最大 可能大小)的RAM。允许写入输入端口104与数据存储器112的允许 写入输入端口WE连接、与有效位存储器114(优选的是m位RAM)的 允许写入输入端口WE连接、并且与输入控制逻辑电路116连接。输 入控制逻辑电路116与数据存储器112的地址输入端口A连接并且与 有效位存储器114的地址输入端口A连接，用于为其提供逻辑信号。
在示例实施方式中，输入控制逻辑电路116包括输入计数器118 (比如二进制地址计数器)和输入有效位发生器，该输入有效位发生 器由输入反转触发器120与输入XOR门122组成。输入计数器118 包括与允许写入输入端口104连接的E输入端口、与存储器112和 114的地址输入端口A分别连接的Q输出端口、以及与输入反转触发 器120的E输入端口连接的C输出端口。输入XOR门122包括分别与 允许写入输入端口104和反转触发器120的Q输出端口连接的第一和 第二输入端口、以及与有效位存储器114的数据输入端口D连接的输 出端口。
在操作中，当在接收到允许写入信号WE之后将数据元素写入到 存储器112中时，计数器118递增第一个输入逻辑信号并且通过将第 一个输入逻辑信号传送到存储器112的地址输入端口A来寻址存储器 112中的后面的空位置。同时，在输入XOR门122中基于从输入反转 触发器120接收到的第二输入逻辑信号和允许写入信号WE创建输入 有效位(二进制0或1)，然后按照与第一个输入逻辑信号所控制的 数据元素的地址位置相应的地址位置来将该输入有效位存储在有效 位存储器114中。由于一直到从输入计数器118接收到第三输入逻辑 信号为止，允许写入信号WE总是优选地为同样的二进制信号0或1 并且输入反转触发器120优选地产生同样的二进制信号0或1，因此 会创建同样的输入有效位。在接收到与m个数据元素相对应的m个允 许写入信号WE之后，输入计数器118回零并且向输入反转触发器120 发送第三输入逻辑信号。在收到第三输入逻辑信号时，输入反转触发 器120产生反相的第二输入逻辑信号，这会导致输入XOR门122产生 反相的输入有效位(从二进制0变化到二进制1，或者反之)。因此， 在m个数据元素的各次突发传递之后，将输入有效位反相，自动致使 之前突发传递的所有数据元素无效。
数据缓冲器100的数据输出部分包括有效位同步电路123、有效 位多路复用器124、输出数据多路复用器125和输出控制逻辑电路 126。有效位同步电路123与有效位存储器114的数据输出端口Q和 有效位多路复用器124的数据输入端口相连，并且在示例实施方式 中，包括m个并联的两级同步器synch[1]到synch[m]，一个同步器 对应于与m个数据元素相对应的m个输入有效位的一个，各个两级同 步器包括串联连接的两个触发器123A和123B，并且第一触发器123A 与发送系统A的时钟域clk_A相关联，第二触发器123B与接收系统 B的时钟域clk_B相关联。在操作中，有效位同步电路123使输入有 效位与接收系统B的时钟域clk_B同步。有效位多路复用器124的数 据输入端口与有效位同步电路123连接，而数据输出端口和控制逻辑 输入端口与输出控制逻辑电路126连接。取决于从输出控制逻辑电路 126接收到的第一输出逻辑信号，有效位多路复用器124传递来自于m 个同步器synch[1]到synch[m]之一的输入有效位。输出数据多路复 用器125的数据输入端口与数据存储器112的数据输出端口Q连接， 输出数据多路复用器125的数据输出端口与数据输出端口106连接， 并且控制逻辑输入端口与输出控制逻辑电路126连接。取决于从输出 控制逻辑电路126接收到的第一个输出逻辑信号，数据多路复用器 125传递来自于数据存储器112中的相应地址位置的m个数据元素之 一。
在示例实施方式中，输出控制逻辑电路126具有与输入控制逻 辑电路116类似的结构，并且包括输出计数器128(比如二进制地址 计数器)和输出反转触发器130与输出XOR门132的组合。输出计数 器128包括与允许读取输入端口108连接的E输入端口、分别与多路 复用器124和125的控制逻辑输入端口连接的Q输出端口、以及与输 出反转触发器130的E输入端口连接的C输出端口。输出XOR门132 包括分别与有效位多路复用器124的数据输出端口和输出反转触发 器130的Q输出端口连接的第一和第二输入端口、以及与有效位输出 端口110连接的输出端口。
在操作中，当接收到允许读取信号RE并且因此从存储器112中 读取出数据元素时，输出计数器128递增第一个输出逻辑信号并且通 过将第一个输出逻辑信号传送到数据多路复用器125的控制逻辑输 入端口来寻址存储器112中的后面的位置。同时，在XOR门中基于从 输出反转触发器130接收到的第二输出逻辑信号和从有效位多路复 用器124接收到的输入有效位来创建输出有效位(二进制0或1)， 然后随着供给由提供给有效位多路复用器124的第一个输出逻辑信 号控制的输入有效位，来将该输出有效位传递到有效位输出端口 110。由于一直到从输出计数器128接收到第三输出逻辑信号为止， 输入有效位对于突发传递的m个数据元素是相同的并且输出反转触 发器130优选地产生相同的二进制信号0或1，因此会创建同样的输 出有效位。在接收到与m个数据元素相对应的m个允许读取信号RE 之后，输出计数器128回零并且向输出反转触发器130发送第三输出 逻辑信号。在接收到第三输出逻辑信号时，输出反转触发器130产生 反相的第二输出逻辑信号。在接收到反相的输入有效位和反相的第二 输出逻辑信号的情况下，输出XOR 132会在后面的突发传递中产生用 来供应给接收系统B的同样的输出有效位。因此，按照本发明的数据 缓冲器100在m个数据元素的各次突发传递之后使输入有效位反相， 从而在内部自动地使前一突发传递的所有数据元素呈现出无效，但是 向接收系统B提供同样的输出有效位。
参照图3，示出了使用按照本发明的异步数据缓冲器传递突发传 递的m个数据元素的方法的简化流程图。在下文中，将会分为与异步 数据缓冲器的输入和输出部分相关的两个部分介绍该方法。如图3 中的流程图中所示，一旦检测到了表明已经将突发传递的第一个数据 元素存储在数据存储器中的第一个有效位，就将同时进行这两个部 分。
参照方框10，从发送系统A接收到第一个允许写入信号WE和突 发传递的m个数据元素中的第一个数据元素。然后将第一个数据元素 存储(方框12)在数据存储器112中的第一个地址位置上。使用第 一个允许写入信号WE和输入控制信号，创建第一个输入有效位并且 将其存储在有效位存储器114中的第一个地址位置上(方框14)。 允许写入信号WE此外还用于递增地址位置(方框16)。然后重复进 行上述由方框10到16表示的步骤，直到接收到第m个允许写入信号 WE和第m个数据元素(方框18)。将第m个数据元素存储在数据存 储器112中的第m个地址位置上(方框20)。使用第m个允许写入 信号WE和输入控制信号，创建第m个输入有效位并且将其存储在有 效位存储器114中的第m个地址位置上(方框22)。最终，使用第m 个允许写入信号WE返回到第一个地址位置并使输入控制信号反相， 结果为后续的突发传递得出了反相的输入有效位(方框24)。
参照方框30，从接收系统B接收第一个允许读取信号RE。然后 从有效位存储器114的第一个地址位置中取出第一个输入有效位(方 框32)。这个步骤之后是使用第一个输入有效位和输出控制信号生 成第一个输出有效位以及将其提供给接收系统B(方框34)。在第一 个输出有效位生效时，从数据存储器112中的第一个地址位置中取出 第一个数据元素，并且将其提供给接收系统B(方框36)。使用第一 个允许读取信号RE来递增地址位置(方框38)。然后重复进行上述 由方框30到38表示的步骤，直到接收到第m个允许读取信号RE为 止(方框40)。然后从有效位存储器114的第m个地址位置中取出 第m个输入有效位(方框42)。这个步骤之后是使用第m个输入有 效位和输出控制信号生成第m个输出有效位以及将其提供给接收系 统B(方框44)。在第m个输出有效位生效时，从数据存储器112 中的第m个地址位置中取出第m个数据元素并且将其提供给接收系统 B(方框46)。最后，使用第m个允许读取信号RE回转到第一个地 址位置并且将输出控制信号反相，这使得当在后面的突发传递期间与 反相的输入有效位一起处理时得到同样的输出有效位(方框48)。
通过利用在各次突发传递之后反相的有效位使两个异步系统之 间进行的突发传递的数据元素逐个同步，使得异步数据缓冲器100 具有很高的优异性。因此，异步数据缓冲器100能够在降低了亚稳性 问题的风险的前提下实现对发送以及接收系统的同时访问，同时通过 消除有效位清零或重置的必要，大大减少了等待时间。此外，由于门 电路数量很少的简单设计并且输入控制逻辑电路116与输出控制逻 辑电路126具有基本上相同的设计，因此异步数据缓冲器100很容易 实现，这大大降低了设计和生产成本。优选的是，将所有的部件都集 成在单独一个半导体芯片上，该芯片是利用用于基本上需要相同制造 步骤的输入控制逻辑电路116和输出控制逻辑电路126的设计相同的 部件来制造的。根据情况，将异步数据缓冲器100与系统A和B之一 一起集成在单独一个半导体芯片上。例如，异步数据缓冲器100非常 有利于能够实现两个异步系统之间的突发传递的系统总线实现方案。 了解针对突发传递的系统要求，可以通过执行存储在存储介质上的基 于上面的介绍的命令，在计算机上设计出异步数据缓冲器100。
使用示例实施方式图解说明了按照本发明的异步数据缓冲器 100的实现方案，但是很显然，异步数据缓冲器100的实现方案并不 局限于此。存在许许多多的实现输入有效位的反相和生成同样的输出 有效位的可能性。很容易将异步数据缓冲器100的逻辑电路改造成产 生除了结合示例实施方式公开的二进制0和1之外的其它逻辑信号作 为输入和输出有效位。根据情况，异步数据缓冲器100逻辑电路适合 于接收一个允许写入和/或允许读取信号而连续写入和/或读取例如 由时钟信号clk_A和clk_B控制的m个数据元素。此外，图2中所示 的实现方案包括由上升时钟脉冲边缘触发的边缘触发逻辑元件，不过 很显然，也可以使用下降时钟脉冲边缘。
本发明的众多其它实施方式对于本领域技术人员而言是显而易 见的，不会超出所附权利要求中定义的本发明的思想和范围。
本申请要求2005年7月22日提交的名称为《Efficient Asynchronous Data Buffer Implementation》的在先提交申请S/N： 60/702,053(代理人卷号第002086US1号)的优先权，并且该在先申 请以引用的方式整体并入本文。