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    • 5. 发明授权
      US06550013B1 Memory clock generator and method therefor 失效
    • Memory clock generator and method therefor
    • 内存时钟发生器及其方法
    • US06550013B1
    • 2003-04-15
    • US09388952
    • 1999-09-02
    • Gilles Gervais , James D. Wagoner , Stephen D. Weitzel
    • Gilles Gervais , James D. Wagoner , Stephen D. Weitzel
    • G06F108
    • G06F1/08
    • A memory clock generator apparatus and method are implemented. The memory clock is generated, “open loop,” from a processor clock. The processor clock is gated into, and propagated through a shift register. A set of outputs tapped off of the shift register is decoded, along with a plurality of control signals, in AND-OR logic to generate a clock output, which may run at a predetermined multiple of the memory clock rate. The clock output may have one of a plurality of ratios of memory clock period to processor clock period. The control signals select the ratio. The clock generator may be started asynchronously, and, additionally, the generator outputs a signal to the processor having an edge that has a predetermined temporal relationship with the start of the clock generator.
    • 实现了存储器时钟发生器装置和方法。 从处理器时钟产生存储器时钟“开环”。 处理器时钟被选通并通过移位寄存器传播。 从移位寄存器中抽出的一组输出与多个控制信号一起被解码，并且以“或”逻辑进行解码，以生成可以以存储器时钟速率的预定倍数运行的时钟输出。 时钟输出可以具有存储器时钟周期与处理器时钟周期的多个比率中的一个。 控制信号选择比例。 时钟发生器可以异步启动，并且另外，发生器向具有与时钟发生器的开始具有预定时间关系的边沿的处理器输出信号。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 6. 发明申请
      US20110252260A1 Reducing Power Requirements of a Multiple Core Processor 失效
    • Reducing Power Requirements of a Multiple Core Processor
    • 降低多核处理器的电源要求
    • US20110252260A1
    • 2011-10-13
    • US12756570
    • 2010-04-08
    • Brian K. Flachs , Gilles Gervais , Sang H. Dhong , Tetsuji Tamura
    • Brian K. Flachs , Gilles Gervais , Sang H. Dhong , Tetsuji Tamura
    • G06F1/00
    • G06F9/5094 , G06F1/3287 , G06F1/329 , Y02D10/171 , Y02D10/22 , Y02D10/24 , Y02D50/20
    • A mechanism is provided for reducing power consumed by a multi-core processor. Responsive to a number of properly functioning processor cores being more than a required number of processor cores in a multi-core processor, the power consumption measurement module determines a number of the properly functioning processor cores to disable. The power consumption measurement module initiates an equal amount of workload to be processed by each of the properly functioning processor cores. The power consumption measurement module determines power consumed by each of the properly functioning processor cores. The power consumption measurement module deactivates one or more of the properly functioning processor cores that have maximum power in order that the number of properly functioning processor cores deactivated is equal to the number of properly functioning processor cores to disable.
    • 提供了用于减少多核处理器消耗的功率的机制。 响应于多个正常运行的处理器内核超过多核处理器中所需数量的处理器内核，功耗测量模块确定要禁用的正常运行的处理器内核的数量。 功耗测量模块启动要由每个正常运行的处理器内核处理的相同数量的工作负载。 功耗测量模块确定每个正常运行的处理器内核消耗的功耗。 功耗测量模块取消激活具有最大功率的一个或多个正常运行的处理器内核，以使已正常运行的处理器内核的数量等于要禁用的正常运行的处理器内核的数量。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
    • 10. 发明授权
      US06636980B1 System for launching data on a bus by using first clock for alternately selecting data from two data streams and using second clock for launching data thereafter 失效
    • System for launching data on a bus by using first clock for alternately selecting data from two data streams and using second clock for launching data thereafter
    • 用于通过使用第一时钟用于从两个数据流交替地选择数据并且之后使用第二时钟启动数据来在总线上启动数据的系统
    • US06636980B1
    • 2003-10-21
    • US09377632
    • 1999-08-19
    • Gilles Gervais , David George Caffo , James Nolan Hardage, Jr. , Stephen Douglas Weitzel
    • Gilles Gervais , David George Caffo , James Nolan Hardage, Jr. , Stephen Douglas Weitzel
    • G06F106
    • G06F13/4243
    • A bus interface apparatus and method are implemented. A pair of data streams is generated from the stream of data to be launched onto a data bus. Each stream is staged along a corresponding data path that includes a plurality of storage elements. Each path feeds an input of a multiplexer (MUX). The output of the MUX drives the bus, and the MUX selects a data value for launching onto the bus in response to a signal derived from an internal bus clock. The internal bus clock is also used to generate a bus clock that is output to the bus along with the data. The period of the bus clock may be a preselected multiple of the period of a processor clock. The data is staged along the two data streams in response to clocking signals derived from the processor clock. Each of the clocking signals is qualified by a corresponding hold signal, that, when asserted, holds the clocking signals in a predetermined state. The hold signals are generated in response to a plurality of control signals that are used to select the ratio of bus clock period to processor clock period. The bus interface may be asynchronously started in response to a signal from the startup logic in the central processing unit (CPU).
    • 实现总线接口装置和方法。 从要发送到数据总线上的数据流生成一对数据流。 每个流沿着包括多个存储元件的对应数据路径进行分级。 每个路径馈送多路复用器（MUX）的输入。 MUX的输出驱动总线，并且MUX响应于从内部总线时钟导出的信号，选择用于发送到总线上的数据值。 内部总线时钟也用于生成与数据一起输出到总线的总线时钟。 总线时钟的周期可以是处理器时钟周期的预选倍数。 响应于从处理器时钟导出的时钟信号，数据沿着两个数据流分段。 每个时钟信号由相应的保持信号限定，当被断言时，将时钟信号保持在预定状态。 响应于用于选择总线时钟周期与处理器时钟周期的比率的多个控制信号而产生保持信号。 响应于来自中央处理单元（CPU）中的启动逻辑的信号，总线接口可以异步启动。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
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