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    • 4. 发明授权
      US08059677B1 Scalable channel bundling with adaptable channel synchronization 有权
    • Scalable channel bundling with adaptable channel synchronization
    • 可扩展的频道绑定，具有适应性的频道同步
    • US08059677B1
    • 2011-11-15
    • US12427960
    • 2009-04-22
    • Keith Duwel , Michael Menghui Zheng , Lana May Chan , Showi-Min Shen
    • Keith Duwel , Michael Menghui Zheng , Lana May Chan , Showi-Min Shen
    • H04J3/16 , H04J3/22 , G06F17/50 , G06F7/38
    • G06F17/505
    • Structures and methods to facilitate channel bundling are disclosed. In one embodiment, signal distribution circuitry includes a data path with at least two registers coupled to adjacent sets of data channels in a bundle of data channel sets. In another embodiment, self-switch circuits allow channels in a bundle of channel-sets to switch from bundle-wide signals to locally generated signals after the bundle-wide signals have been synchronously distributed to all channel sets in the bundle. In a particular embodiment, signal distribution circuitry is used to distribute a divided clock signal. In another particular embodiment, signal distribution circuitry is used to distribute enable signals for first-in first-out circuits (“FIFOs”) located in channels of each data channel set in a channel set bundle. In a particular aspect of an embodiment, FIFO read and write operations across a channel set bundle are initiated such that a difference between read and write pointer signals is the same in each channel set.
    • 公开了促进通道捆绑的结构和方法。 在一个实施例中，信号分配电路包括数据路径，其中至少两个寄存器耦合到一组数据信道集合中的相邻数据信道集合。 在另一个实施例中，自交换电路允许信道集合中的信道在束宽信号已经被同步分布到分组中的所有信道集之后从束范围信号切换到本地产生的信号。 在特定实施例中，信号分配电路用于分配分频时钟信号。 在另一特定实施例中，信号分配电路用于分配位于通道组束中的每个数据通道的通道中的先进先出电路（“FIFO”）的使能信号。 在一个实施例的一个特定方面，跨越信道集束的FIFO读和写操作被启动，使得每个信道集合中读指针信号和写指针信号之间的差异是相同的。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 5. 发明授权
      US07984209B1 Data interface methods and circuitry with reduced latency 有权
    • Data interface methods and circuitry with reduced latency
    • 具有降低延迟的数据接口方法和电路
    • US07984209B1
    • 2011-07-19
    • US11638150
    • 2006-12-12
    • Vinson Chan , Michael Menghui Zheng , Chong H. Lee
    • Vinson Chan , Michael Menghui Zheng , Chong H. Lee
    • G06F3/00 , G06F5/00
    • G06F5/12 , G06F2205/126
    • Interface circuitry that is used to interface data between two different clock regimes that may have somewhat different speeds includes the ability to determine which of the clock regimes is faster. Depending on which clock regime is found to be faster, the baseline (nominal difference between data write and data read addresses of a FIFO memory in the interface circuitry) is shifted (i.e., toward the full or empty condition of the FIFO, as is appropriate for which of the clock regimes has been found to be faster). Adjustments may also be made to the threshold(s) used for such purposes as character insertion/deletion and overflow/underflow indication. This technique may allow use of a smaller FIFO and reduce latency of the interface circuitry.
    • 用于在可能具有一些不同速度的两种不同时钟制式之间对数据进行接口的接口电路包括确定哪个时钟方案更快的能力。 根据哪个时钟状态被发现更快，基线（数据写入和接口电路中的FIFO存储器的数据读取地址之间的标称差）被移位（即，朝向FIFO的满或空状态，如适用的那样） 为什么时钟制度被发现是更快）。 还可以对用于诸如字符插入/删除和溢出/下溢指示的目的的阈值进行调整。 该技术可以允许使用较小的FIFO并减少接口电路的延迟。
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    • 6. 发明授权
      US08334716B1 Digital phase detection circuit and method 有权
    • Digital phase detection circuit and method
    • 数字相位检测电路及方法
    • US08334716B1
    • 2012-12-18
    • US12580175
    • 2009-10-15
    • Allan Thomas Davidson , Marwan A. Khalaf , Daniel Bowersox , Michael Menghui Zheng , Neville Carvalho
    • Allan Thomas Davidson , Marwan A. Khalaf , Daniel Bowersox , Michael Menghui Zheng , Neville Carvalho
    • H03K3/00
    • H03L7/085 , G11C7/222 , H03L7/0812
    • A digital phase detector circuit and corresponding monitor and control logic is presented. The digital phase detector has two storage elements, where the data input of the first storage element receives a first clock signal and the data input of the second storage element receives a second clock signal. A time shifter shifts the second clock signal by a shift period, and transmits the shifted signal to the clock input of the storage elements. The signals applied to the data inputs are transmitted from the storage elements when the clock input receives the shifted second clock signal from the time shifter. A monitor and control module samples the data output from the storage elements after each shifted second clock signal is transmitted by the time shifter. The sampling of the output data provides the data used to determine the time relationship between the first and the second clock signals.
    • 提出了一种数字相位检测电路及相应的监控与控制逻辑。 数字相位检测器具有两个存储元件，其中第一存储元件的数据输入接收第一时钟信号，并且第二存储元件的数据输入接收第二时钟信号。 时移器将第二时钟信号移位移位周期，并将移位的信号发送到存储元件的时钟输入。 当时钟输入从时移器接收到移位的第二时钟信号时，从存储元件发送施加到数据输入端的信号。 每个移位的第二个时钟信号由时间移位器发送之后，监视器和控制模块对从存储元件输出的数据进行采样。 输出数据的采样提供用于确定第一和第二时钟信号之间的时间关系的数据。
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    • 7. 发明申请
      US20090161738A1 Transceiver system with reduced latency uncertainty 有权
    • Transceiver system with reduced latency uncertainty
    • 收发器系统具有降低的延迟不确定性
    • US20090161738A1
    • 2009-06-25
    • US12283652
    • 2008-09-15
    • Neville Carvalho , Allan Thomas Davidson , Andy Turudic , Bruce B. Pedersen , David W. Mendel , Kalyan Kankipati , Michael Menghui Zheng , Sergey Shumarayev , Seungmyon Park , Tim Tri Hoang , Kumara Tharmalingam
    • Neville Carvalho , Allan Thomas Davidson , Andy Turudic , Bruce B. Pedersen , David W. Mendel , Kalyan Kankipati , Michael Menghui Zheng , Sergey Shumarayev , Seungmyon Park , Tim Tri Hoang , Kumara Tharmalingam
    • H04L7/00 , H04B1/38
    • H04L25/14
    • A transceiver system with reduced latency uncertainty is described. In one implementation, the transceiver system has a word aligner latency uncertainty of zero. In another implementation, the transceiver system has a receiver-to-transmitter transfer latency uncertainty of zero. In yet another implementation, the transceiver system has a word aligner latency uncertainty of zero and a receiver-to-transmitter transfer latency uncertainty of zero. In one specific implementation, the receiver-to-transmitter transfer latency uncertainty is eliminated by using the transmitter parallel clock as a feedback signal in the transmitter phase locked loop (PLL). In one implementation, this is achieved by optionally making the transmitter divider, which generates the transmitter parallel clock, part of the feedback path of the transmitter PLL. In one implementation, the word aligner latency uncertainty is eliminated by using a bit slipper to slip bits in such a way so that the total delay due to the word alignment and bit slipping is constant for all phases of the recovered clock. This allows for having a fixed and known latency between the receipt and transmission of bits for all phases of parallelization by the deserializer. In one specific implementation, the total delay due to the bit shifting by the word aligner and the bit slipping by the bit slipper is zero since the bit slipper slips bits so as to compensate for the bit shifting that was performed by the word aligner.
    • 描述了具有降低的等待时间不确定性的收发机系统。 在一个实现中，收发器系统具有字对齐器等待时间不确定度为零。 在另一个实现中，收发器系统具有接收器到发射器的传输等待时间不确定度为零。 在另一个实现中，收发器系统具有字对齐器延迟不确定度为零和接收器到发射器的传输等待时间不确定度为零。 在一个具体实现中，通过在发射机锁相环（PLL）中使用发射机并行时钟作为反馈信号来消除接收机到发射机的传输等待时间不确定性。 在一个实现中，这通过可选地使发射机分频器（其产生发射机并行时钟）作为发射机PLL的反馈路径的一部分来实现。 在一个实施方案中，通过使用位拖动器以这样的方式滑动位来消除字对齐器延迟不确定性，使得由于字对齐和位滑动引起的总延迟对于恢复时钟的所有阶段是恒定的。 这允许在由解串器的并行化的所有阶段的位的接收和传输之间具有固定和已知的等待时间。 在一个具体实现中，由于位对准器的位移和由位拖动器的位滑动导致的总延迟为零，因为位拖动器滑动位，以补偿由字对准器执行的位移。
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