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1. 发明授权

US07840827B2 Display power management 有权
标题翻译：显示电源管理
公开(公告)号：US07840827B2
公开(公告)日：2010-11-23
申请号：US11559386
申请日：2006-11-13
申请人： Franck Dahan , Franck Seigneret , Gilles Dubost , Jean Noel
发明人： Franck Dahan , Franck Seigneret , Gilles Dubost , Jean Noel
IPC分类号： G06F1/32
CPC分类号： G09G5/363 , G09G5/18 , G09G5/39 , G09G2330/021
摘要： An apparatus and method for power management of a display system. A display controller couples to a memory storage device. A frame buffer in the memory storage device is filled with frames of information for display on a display device. The frames of information transfer to a display buffer in the display controller. The display controller transmits the frames of information from the display buffer to the display device. When frame information is not being transferred to the display controller, the display controller and the memory storage device may separately enter a power saving state. In power saving state, the display controller may continue to transmit frame information to the display device; however, power and a clock signal to components of display controller may be limited. When the display buffer is almost empty, the display controller exits power saving state to fill the display buffer.
摘要翻译：一种用于显示系统的电源管理的装置和方法。显示控制器耦合到存储器存储设备。存储器存储设备中的帧缓冲器被填充有用于在显示设备上显示的信息帧。信息帧传送到显示控制器中的显示缓冲器。显示控制器将信息帧从显示缓冲器发送到显示装置。当帧信息未被传送到显示控制器时，显示控制器和存储器存储设备可以分别进入省电状态。在省电状态下，显示控制器可以继续向显示装置发送帧信息; 然而，对显示控制器的组件的功率和时钟信号可能受到限制。当显示缓冲区几乎为空时，显示控制器退出省电状态以填充显示缓冲区。

2. 发明申请

US20070109292A1 Display Power Management 有权
标题翻译：显示电源管理
公开(公告)号：US20070109292A1
公开(公告)日：2007-05-17
申请号：US11559386
申请日：2006-11-13
申请人： Franck Dahan , Franck Seigneret , Gilles Dubost , Jean Noel
发明人： Franck Dahan , Franck Seigneret , Gilles Dubost , Jean Noel
IPC分类号： G09G5/00
CPC分类号： G09G5/363 , G09G5/18 , G09G5/39 , G09G2330/021
摘要： An apparatus and method for power management of a display system. A display controller couples to a memory storage device. A frame buffer in the memory storage device is filled with frames of information for display on a display device. The frames of information transfer to a display buffer in the display controller. The display controller transmits the frames of information from the display buffer to the display device. When frame information is not being transferred to the display controller, the display controller and the memory storage device may separately enter a power saving state. In power saving state, the display controller may continue to transmit frame information to the display device; however, power and a clock signal to components of display controller may be limited. When the display buffer is almost empty, the display controller exits power saving state to fill the display buffer.
摘要翻译：一种用于显示系统的电源管理的装置和方法。显示控制器耦合到存储器存储设备。存储器存储设备中的帧缓冲器被填充有用于在显示设备上显示的信息帧。信息帧传送到显示控制器中的显示缓冲器。显示控制器将信息帧从显示缓冲器发送到显示装置。当帧信息未被传送到显示控制器时，显示控制器和存储器存储设备可以分别进入省电状态。在省电状态下，显示控制器可以继续向显示装置发送帧信息; 然而，对显示控制器的组件的功率和时钟信号可能受到限制。当显示缓冲区几乎为空时，显示控制器退出省电状态以填充显示缓冲区。

3. 发明授权

US07809961B2 Standby mode for power management 有权
标题翻译：待机模式进行电源管理
公开(公告)号：US07809961B2
公开(公告)日：2010-10-05
申请号：US11559388
申请日：2006-11-13
申请人： Franck Dahan , Franck Seigneret , Gilles Dubost
发明人： Franck Dahan , Franck Seigneret , Gilles Dubost
IPC分类号： G06F1/00 , G06F3/038 , H04B7/185 , H04B1/04 , H04B1/16 , H04B7/00 , H04B1/38 , G09G3/18 , G11C5/14
CPC分类号： G06F1/3237 , G06F1/3228 , Y02D10/128 , Y02D50/20
摘要： An apparatus and method for controlling standby mode in an electronic device. In standby mode, power and clock signals are reduced or stopped to conserve power. The apparatus includes an initiator module coupled to a power and clock control module (PCCM). When the initiator module meets conditions for standby mode, the initiator module sends a standby signal to the PCCM and does not interact with other initiator, target, or interconnect modules. When the PCCM communicates a wait signal, the initiator module enters standby mode. When the initiator module detects a wakeup event, the standby signal is deactivated. In this state, the initiator module may process information but may not interact with other modules. When the PCCM deactivates the wait signal and returns power and clock signal to steady state levels, initiator module may resume normal operation.
摘要翻译：一种用于控制电子设备中的待机模式的装置和方法。在待机模式下，电源和时钟信号被减少或停止以节省电力。该装置包括耦合到电源和时钟控制模块（PCCM）的启动器模块。当启动器模块满足待机模式条件时，启动器模块向PCCM发送备用信号，不与其他启动器，目标或互连模块进行交互。当PCCM通信等待信号时，启动器模块进入待机模式。当启动器模块检测到唤醒事件时，待机信号被禁用。在这种状态下，启动器模块可以处理信息，但是可能不与其他模块进行交互。当PCCM关闭等待信号并将电源和时钟信号恢复到稳定状态时，启动器模块可以恢复正常工作。

4. 发明申请

US20070130482A1 Idle Mode for Power Management 审中-公开
标题翻译：电源管理空闲模式
公开(公告)号：US20070130482A1
公开(公告)日：2007-06-07
申请号：US11559387
申请日：2006-11-13
申请人： Franck Dahan , Franck Seigneret , Gilles Dubost
发明人： Franck Dahan , Franck Seigneret , Gilles Dubost
IPC分类号： G06F1/00
CPC分类号： G06F1/3203 , G06F1/3237 , G06F1/324 , G06F1/3287 , Y02D10/126 , Y02D10/128 , Y02D10/171 , Y02D50/20
摘要： An apparatus and method for controlling idle mode in an electronic device. In idle mode, power and clock signals are reduced or stopped to conserve power. The apparatus includes a target module coupled to a power and clock control module (PCCM). The PCCM sends an idleack signal to the target module when at least one initiator module within the device is in a power saving mode. When the target module satisfies conditions for idle mode, the target module sends an idleack signal to the PCCM and enters idle mode. In this state, the target module may process information but may not interact with other modules. When the target module detects a wakeup event, a wakeup signal is sent to the PCCM. When the PCCM returns the normal power and clock signal to the target module, the target module may resume normal operation.
摘要翻译：一种用于控制电子设备中的空闲模式的装置和方法。在空闲模式下，电源和时钟信号被减少或停止以节省电力。该装置包括耦合到电源和时钟控制模块（PCCM）的目标模块。当设备中的至少一个启动器模块处于省电模式时，PCCM向目标模块发送空闲信号。当目标模块满足空闲模式的条件时，目标模块向PCCM发送空闲信号并进入空闲模式。在这种状态下，目标模块可以处理信息，但可能不与其他模块交互。当目标模块检测到唤醒事件时，会向PCCM发送唤醒信号。当PCCM向目标模块返回正常的电源和时钟信号时，目标模块可以恢复正常运行。

5. 发明申请

US20070130383A1 Memory Information Transfer Power Management 有权
标题翻译：内存信息传输电源管理
公开(公告)号：US20070130383A1
公开(公告)日：2007-06-07
申请号：US11383416
申请日：2006-05-15
申请人： Franck Dahan , Franck Seigneret , Gilles Dubost
发明人： Franck Dahan , Franck Seigneret , Gilles Dubost
IPC分类号： G06F13/28
CPC分类号： G06F1/3228 , G06F1/3215 , G06F1/3237 , G06F1/324 , G06F1/325 , G06F1/3275 , G06F1/3287 , Y02D10/126 , Y02D10/128 , Y02D10/13 , Y02D10/14 , Y02D10/171 , Y02D50/20
摘要： An apparatus and method for conserving power in a memory information transfer system. The system may include a direct memory access (DMA) controller coupled to a memory storage device and a peripheral device. The DMA controller transfers information from the memory storage device to a buffer in the peripheral device. The DMA controller may also transfer information from the buffer in the peripheral device to the memory storage device. When the peripheral device buffer does not have to be filled or emptied by the DMA controller, the DMA controller enters a standby mode. When the peripheral device buffer is full or empty, the DMA controller exits standby mode, empties or fills the peripheral device buffer, and reenters standby mode.
摘要翻译：一种用于在存储器信息传送系统中节省功率的装置和方法。该系统可以包括耦合到存储器存储设备和外围设备的直接存储器访问（DMA）控制器。 DMA控制器将信息从存储器存储设备传送到外围设备中的缓冲器。 DMA控制器还可以将信息从外围设备中的缓冲器传送到存储器存储设备。当外部设备缓冲区不需要由DMA控制器填充或清空时，DMA控制器进入待机模式。当外围设备缓冲区已满或空时，DMA控制器退出待机模式，清空或填充外围设备缓冲区，并重新进入待机模式。

6. 发明申请

US20070113111A1 Standby Mode for Power Management 有权
标题翻译：电源管理待机模式
公开(公告)号：US20070113111A1
公开(公告)日：2007-05-17
申请号：US11559388
申请日：2006-11-13
申请人： Franck Dahan , Franck Seigneret , Gilles Dubost
发明人： Franck Dahan , Franck Seigneret , Gilles Dubost
IPC分类号： G06F1/00
CPC分类号： G06F1/3237 , G06F1/3228 , Y02D10/128 , Y02D50/20
摘要： An apparatus and method for controlling standby mode in an electronic device. In standby mode, power and clock signals are reduced or stopped to conserve power. The apparatus includes an initiator module coupled to a power and clock control module (PCCM). When the initiator module meets conditions for standby mode, the initiator module sends a standby signal to the PCCM and does not interact with other initiator, target, or interconnect modules. When the PCCM communicates a wait signal, the initiator module enters standby mode. When the initiator module detects a wakeup event, the standby signal is deactivated. In this state, the initiator module may process information but may not interact with other modules. When the PCCM deactivates the wait signal and returns power and clock signal to steady state levels, initiator module may resume normal operation.
摘要翻译：一种用于控制电子设备中的待机模式的装置和方法。在待机模式下，电源和时钟信号被减少或停止以节省电力。该装置包括耦合到电源和时钟控制模块（PCCM）的启动器模块。当启动器模块满足待机模式条件时，启动器模块向PCCM发送备用信号，不与其他启动器，目标或互连模块进行交互。当PCCM通信等待信号时，启动器模块进入待机模式。当启动器模块检测到唤醒事件时，待机信号被禁用。在这种状态下，启动器模块可以处理信息，但是可能不与其他模块进行交互。当PCCM关闭等待信号并将电源和时钟信号恢复到稳定状态时，启动器模块可以恢复正常工作。

7. 发明授权

US07587525B2 Power control with standby, wait, idle, and wakeup signals 有权
标题翻译：具有待机，等待，空闲和唤醒信号的电源控制
公开(公告)号：US07587525B2
公开(公告)日：2009-09-08
申请号：US11383416
申请日：2006-05-15
申请人： Franck Dahan , Franck Seigneret , Gilles Dubost
发明人： Franck Dahan , Franck Seigneret , Gilles Dubost
IPC分类号： G06F13/28 , G06F1/26
CPC分类号： G06F1/3228 , G06F1/3215 , G06F1/3237 , G06F1/324 , G06F1/325 , G06F1/3275 , G06F1/3287 , Y02D10/126 , Y02D10/128 , Y02D10/13 , Y02D10/14 , Y02D10/171 , Y02D50/20
摘要： An apparatus and method for conserving power in a memory information transfer system. The system may include a direct memory access (DMA) controller coupled to a memory storage device and a peripheral device. The DMA controller transfers information from the memory storage device to a buffer in the peripheral device. The DMA controller may also transfer information from the buffer in the peripheral device to the memory storage device. When the peripheral device buffer does not have to be filled or emptied by the DMA controller, the DMA controller enters a standby mode. When the peripheral device buffer is full or empty, the DMA controller exits standby mode, empties or fills the peripheral device buffer, and reenters standby mode.
摘要翻译：一种用于在存储器信息传送系统中节省功率的装置和方法。该系统可以包括耦合到存储器存储设备和外围设备的直接存储器访问（DMA）控制器。 DMA控制器将信息从存储器存储设备传送到外围设备中的缓冲器。 DMA控制器还可以将信息从外围设备中的缓冲器传送到存储器存储设备。当外部设备缓冲区不需要由DMA控制器填充或清空时，DMA控制器进入待机模式。当外围设备缓冲区已满或空时，DMA控制器退出待机模式，清空或填充外围设备缓冲区，并重新进入待机模式。

8. 发明授权

US08207764B2 Enhancement of power management using dynamic voltage and frequency scaling and digital phase lock loop high speed bypass mode 有权
标题翻译：使用动态电压和频率缩放和数字锁相环高速旁路模式增强电源管理
公开(公告)号：US08207764B2
公开(公告)日：2012-06-26
申请号：US12607981
申请日：2009-10-28
申请人： Gilles Dubost , Franck Dahan , Hugh Thomas Mair , Sylvain Dubois
发明人： Gilles Dubost , Franck Dahan , Hugh Thomas Mair , Sylvain Dubois
IPC分类号： H03L7/06
CPC分类号： H03L7/0805 , H03L7/0812 , H03L7/22
摘要： An apparatus for clock/voltage scaling includes a device power manager arranged to supply a scalable frequency clock to an interface; a delay-locked loop, supplied by a constant fixed frequency clock and a constant voltage, arranged to generate a unique code depending on process, voltage, and/or temperature; and controlled delay line elements coupled to the delay-locked loop, arranged to generate an appropriate delayed data strobe based on the unique code. A method for a digital phase lock loop high speed bypass mode includes providing a first digital phase lock loop in a first high speed clock domain; providing a second digital phase lock loop in a second clock domain; controlling an output of a first glitchless multiplexer according to preselected settings using a device power manager synchronized locally; and controlling an output of a second glitchless multiplexer using a control logic element of the second digital phase lock loop.
摘要翻译：一种用于时钟/电压缩放的装置包括：设备功率管理器，被布置为向接口提供可缩放的频率时钟; 由恒定的固定频率时钟和恒定电压提供的延迟锁定环路，被布置成根据过程，电压和/或温度产生唯一的代码; 以及耦合到所述延迟锁定环路的受控延迟线路元件，被布置为基于所述唯一码产生适当的延迟数据选通。一种用于数字锁相环高速旁路模式的方法包括在第一高速时钟域中提供第一数字锁相环; 在第二时钟域中提供第二数字锁相环; 使用本地同步的设备电源管理器根据预选设置来控制第一无毛刺多路复用器的输出; 以及使用所述第二数字锁相环的控制逻辑元件来控制第二无毛刺多路复用器的输出。

9. 发明授权

US08458429B2 Memory controller idle mode 有权
标题翻译：内存控制器空闲模式
公开(公告)号：US08458429B2
公开(公告)日：2013-06-04
申请号：US11948844
申请日：2007-11-30
申请人： Franck Dahan , Gilles Dubost , Sylvain Dubois
发明人： Franck Dahan , Gilles Dubost , Sylvain Dubois
IPC分类号： G06F12/00 , G06F13/00 , G06F13/28 , G06F1/00 , G06F1/26 , G06F1/32 , G06F11/30 , G06F1/04 , G06F1/12 , G06F5/06
CPC分类号： G06F13/1694 , Y02D10/14
摘要： An apparatus and method for dynamically modifying one or more operating conditions of a memory controller in an electronic device. Operating conditions may comprise clock frequency and power, which may be modified or removed. Dynamic modification of operating conditions may be done for purposes of optimizing a parameter, such as power consumption. A mode, referred to as idle mode, may be used as a transitional or operational mode for the memory controller. The performance of the memory controller may dynamically vary in response to changes in its operating conditions. As such, the memory controller may comprise multiple modes, or submodes, of operation. The performance of the memory controller may depend on the type of memory it controls, for instance Double Data Rate (DDR) Dynamic Random Access Memory (DRAM).
摘要翻译：一种用于动态修改电子设备中的存储器控制器的一个或多个操作条件的装置和方法。操作条件可以包括时钟频率和功率，其可以被修改或去除。操作条件的动态修改可以用于优化诸如功率消耗之类的参数的目的。称为空闲模式的模式可以用作存储器控制器的过渡或操作模式。存储器控制器的性能可以根据其操作条件的变化而动态变化。因此，存储器控制器可以包括操作的多种模式或子模式。存储器控制器的性能可以取决于其控制的存储器的类型，例如双数据速率（DDR）动态随机存取存储器（DRAM）。

10. 发明申请

US20110095794A1 Enhancement of Power Management Using Dynamic Voltage and Frequency Scaling and Digital Phase Lock Loop High Speed Bypass Mode 有权
标题翻译：使用动态电压和频率缩放和数字锁相环高速旁路模式增强电源管理
公开(公告)号：US20110095794A1
公开(公告)日：2011-04-28
申请号：US12607981
申请日：2009-10-28
申请人： Gilles Dubost , Franck Dahan , Hugh Thomas Mair , Sylvain Dubois
发明人： Gilles Dubost , Franck Dahan , Hugh Thomas Mair , Sylvain Dubois
IPC分类号： H03L7/06
CPC分类号： H03L7/0805 , H03L7/0812 , H03L7/22
摘要： An apparatus for clock/voltage scaling includes a device power manager arranged to supply a scalable frequency clock to an interface; a delay-locked loop, supplied by a constant fixed frequency clock and a constant voltage, arranged to generate a unique code depending on process, voltage, and/or temperature; and controlled delay line elements coupled to the delay-locked loop, arranged to generate an appropriate delayed data strobe based on the unique code. A method for a digital phase lock loop high speed bypass mode includes providing a first digital phase lock loop in a first high speed clock domain; providing a second digital phase lock loop in a second clock domain; controlling an output of a first glitchless multiplexer according to preselected settings using a device power manager synchronized locally; and controlling an output of a second glitchless multiplexer using a control logic element of the second digital phase lock loop.
摘要翻译：一种用于时钟/电压缩放的装置包括：设备功率管理器，被布置为向接口提供可缩放的频率时钟; 由恒定的固定频率时钟和恒定电压提供的延迟锁定环路，被布置成根据过程，电压和/或温度产生唯一的代码; 以及耦合到所述延迟锁定环路的受控延迟线路元件，被布置为基于所述唯一码产生适当的延迟数据选通。一种用于数字锁相环高速旁路模式的方法包括在第一高速时钟域中提供第一数字锁相环; 在第二时钟域中提供第二数字锁相环; 使用本地同步的设备电源管理器根据预选设置来控制第一无毛刺多路复用器的输出; 以及使用所述第二数字锁相环的控制逻辑元件来控制第二无毛刺多路复用器的输出。

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