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接垫的静电放电保护装置与其方法及结构

阅读：899发布：2021-02-23

IPRDB可以提供接垫的静电放电保护装置与其方法及结构专利检索，专利查询，专利分析的服务。并且一种接垫的静电放电保护装置包括调节电路、骤回组件与控制电路。调节电路包括耦接至接垫的硅控整流器。硅控整流器包括第一二极管。骤回组件在不使用第二二极管的情况下，耦接至第一二极管的N极，在使用第二二极管的情况下，耦接至第二二极管的N极。控制电路耦接至第一二极管的N极，于正常操作模式下，控制电路是用以提供第一电压至该第一二极管的N极，以使第一二极管的N极收集多个带电载子，并使得硅控整流器不被导通，于静电放电模式下，控制电路不提供第一电压至第一二极管的N极，以使第一二极管的N极不收集带电载子。，下面是接垫的静电放电保护装置与其方法及结构专利的具体信息内容。

权利要求

1.一种接垫的静电放电保护装置，包括：

一调节电路，包括：

一硅控整流器，其耦接至该接垫，该硅控整流器包括一第一二极管；

一骤回组件，其耦接至该第一二极管的N极；以及

一控制电路，其耦接至该第一二极管的N极，于一正常操作模式下，该控制电路是用以提供一第一电压至该第一二极管的N极，以使该第一二极管的N极收集复数个带电载子，并使得该硅控整流器不被导通，于一静电放电模式下，该控制电路不提供该第一电压至该第一二极管的N极，以使该第一二极管的N极不收集该些带电载子，并使得该硅控整流器导通以使该接垫上的静电电荷经由该硅控整流器放电；该控制电路包括一开关电路，该开关电路耦接于该第一二极管的N极与该接垫之间，于该正常操作模式下，该开关电路为导通的状态，于该静电放电模式下，该开关电路为关闭的状态；而该开关电路包括一P型金属氧化物半导体晶体管与一N型金属氧化物半导体晶体管，该N型金属氧化物半导体晶体管具有一第一栅极、一第一端点与一第二端点，该P型金属氧化物半导体晶体管具有一第二栅极、一第三端点与一第四端点，该第一栅极耦接至一电压提供单元，该第二端点耦接至一接地电压，该第一端点耦接至该第二栅极，该第四端点耦接至该第一二极管的N极，而该第三端点耦接至该接垫，其中所述第一端点至第四端点是漏极或源极。

2.如权利要求1所述的接垫的静电放电保护装置，其特征在于，该调节电路还包括一二极管电路，该二极管电路包括至少一第二二极管，该骤回组件通过该二极管电路耦接至该第一二极管的N极。

3.如权利要求2所述的接垫的静电放电保护装置，其特征在于，该骤回组件为一N型金属氧化物半导体晶体管，该硅控整流器还包括一NPN双载子接面晶体管与一PNP双载子接面晶体管，该NPN双载子接面晶体管具有一第一集电极、一第一发射极与一第一基极，该PNP双载子接面晶体管具有一第二集电极、一第二发射极与一第二基极，该第一二极管的P极作为该第二发射极，该第一二极管的N极与第二基极电性连接，该第一集电极耦接至该骤回组件，该第二发射极耦接至该接垫，该第二基极耦接至该第一集电极，该第二集电极耦接至该第一基极，于该静电放电模式下，当该接垫上的静电电荷的电压大于该骤回组件及该第一二极管所对应的触发电压时，该骤回组件被触发，且该NPN双载子接面晶体管与该PNP双载子接面晶体管被导通，以使该接垫上的静电电荷经由该NPN双载子接面晶体管与该PNP双载子接面晶体管放电。

4.如权利要求1所述的接垫的静电放电保护装置，其特征在于，该控制电路包括一电压提供单元，用以提供该第一电压。

5.如权利要求2所述的接垫的静电放电保护装置，其特征在于至少一第二二极管的个数决定静电放电保护装置的触发电压与维持电压。

6.如权利要求5所述的接垫的静电放电保护装置，其特征在于静电放电保护装置的触发电压为该骤回组件的触发电压加上该第一二极管与该第二二极管的个数和乘上二极管的导通压降，静电放电保护装置的维持电压为该骤回组件的维持电压加上该第一二极管与该第二二极管的个数和乘上二极管的导通压降。

说明书全文

接垫的静电放电保护装置与其方法及结构

技术领域

[0001] 本发明有关一种静电放电保护装置及其方法，且特别是有关一种接垫的静电放电保护装置及其方法。

背景技术

[0002] 静电放电(ElectroStatic Discharge，ESD)是一种静电累积，于不同物体之间静电荷转移的一种现象。静电放电发生的时间极短，仅为毫微秒(ns)等级。在静电放电事件下会产生很高的电流，电流的大小通常会高到数安培左右。如此一来，静电放电时所产生的电流一旦经过半导体集成电路，通常会使其损坏。因此，在半导体集成电路中，电源线间的静电放电保护装置，必须在产生高压静电时，提供可以放电的路径，使半导体集成电路不会损坏。

[0003] 请参考图1A，其为传统的骤回(snapback)组件的示意图。骤回组件100例如为N型金属氧化物半导体晶体管(NMOS)，其漏极与接垫10电性连接，而其栅极与源极连接在一起并耦接至一参考电位，例如接地。骤回组件100与静电放电事件有关的两因素为触发电压(triggering voltage)与维持电压(holding voltage)。一般而言，触发电压与维持电压越低，则静电放电的性能表现越好。

[0004] 请参考图1B，其为骤回组件100的电流-电压特性曲线图。当高压A输入时，骤回组件10开始进行充电，直到骤回组件10的电压位准充电至触发电压C后骤回到维持电压D。但是，在正常高压操作下，若骤回组件10偶然地被触发，由于其维持电压D低于正常的输入高压电压，将会造成骤回电压10被损毁。因此，一种能在正常高压的操作电压下具有较高的触发电压与维持电压，而在ESD事件下具有较低的触发电压与维持电压的ESD保护装置乃业界所努力的方向之一。

[0005] 请参考美国专利第6,965,504号的图3所示，其揭示一种传统的静电放电保护装置的电路图。此静电放电保护装置利用额外的P型护环与N型护环分别设置于调节电路与骤回组件的外部，并利用护环控制电路来控制P型护环与N型护环，使得P型护环与N型护环于正常操作模式下收集过多的正负电电荷，静电放电保护装置因而有较高的触发电压与维持电压。而于静电放电模式下，P型护环与N型护环不收集过多的正负电电荷，静电放电保护装置因而有较低的触发电压与维持电压。

[0006] 然而，于静电放电保护电路中额外增加护环与控制电路的设计，将会增加制作时电路的面积，并进而增加成本。因此，如何设计出一种静电放电保护装置能在正常操作时具有较高的触发电压与维持电压，而在静电放电时具有较低的触发电压与维持电压，且不必增加大量的电路面积，这是亟待解决的问题。

发明内容

[0007] 有鉴于此，本发明的目的就是提供一种高压接垫的静电放电保护装置及其方法，其在正常操作模式下具有较高的触发电压及维持电压，而在静电放电模式下具有较低的触发电压及维持电压，且不会增加额外的电路面积。

[0008] 根据本发明的目的，提出一种接垫的静电放电保护装置包括调节电路、骤回组件与控制电路。调节电路包括耦接至接垫的硅控整流器，此硅控整流器包括一第一二极管。骤回组件在不使用第二二极管的情况下，耦接至第一二极管的N极，在使用第二二极管的情况下，耦接至第二二极管的N极。控制电路耦接至第一二极管的N极，于正常操作模式下，控制电路是用以提供第一电压至该第一二极管的N极，以使第一二极管的N极收集多个带电载子，并使得硅控整流器不被导通，于静电放电模式下，控制电路不提供第一电压至第一二极管的N极，以使第一二极管的N极不收集带电载子。

[0009] 根据本发明的目的，还提出一种接垫的静电放电保护方法。首先，利用控制电路来控制调节电路，调节电路包括硅控整流器，硅控整流器耦接至接垫，硅控整流器至少包括第一二极管。一骤回组件在不使用第二二极管的情况下，耦接至第一二极管的N极，在使用第二二极管的情况下，耦接至第二二极管的N极，控制电路耦接至第一二极管的N极。接着，于正常操作模式下，利用控制电路提供第一电压至该第一二极管的N极，以使第一二极管的N极收集多个带电载子，并使得硅控整流器不被导通。之后，于静电放电模式下，利用控制电路不提供第一电压至第一二极管的N极，以使第一二极管不收集带电载子，并使得硅控整流器导通以使接垫上的静电电荷经由硅控整流器放电。

[0010] 根据本发明的目的，还提供一种接垫的静电放电保护结构包括P型基材、N型阱区、第二N型掺杂区、第三N型掺杂区与第一栅极区。 N型阱区设置于P型基材中，且N型阱区包括第一P型掺杂区与第一N型掺杂区，其中，第一P型掺杂区是与接垫电性相接，而第一N型掺杂区与控制电路电性相接，且第一N型掺杂区与第一P型掺杂区形成一第一二极管。第二N型掺杂区与第一N型掺杂区耦接。第一栅极区、第二N型掺杂区与第三N型掺杂区形成骤回组件。其中，于正常操作模式下，控制电路是用以提供第一电压至第一N型掺杂区，以使第一N型掺杂区收集多个带电载子，于静电放电模式下，控制电路不提供第一电压第一N型掺杂区，以使第一N型掺杂区不收集带电载子，接垫上的静电电荷将经由N型阱区及P型基材放电。

[0011] 为让本发明的上述目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合附图进行详细说明如下：

附图说明

[0012] 图1A为传统的静电放电保护装置示意图。

[0013] 图1B为骤回组件的电流-电压特性曲线图。

[0014] 图2A是依照本发明一较佳实施例的静电放电保护装置的电路图。

[0015] 图2B是依照本发明较佳实施例的静电放电保护装置的结构剖面图。

[0016] 图3是图2A的静电放电保护装置的第一例的电路图。

[0017] 图4A是图2A的静电放电保护装置的第二例的电路图。

[0018] 图4B是图4A的静电放电保护装置的结构剖面图。

[0019] 图5A是图2A的静电放电保护装置的第三例的电路图。

[0020] 图5B是图5A的静电放电保护装置的结构剖面图。

[0021] 图6A是图2A的静电放电保护装置的第四例的电路图。

[0022] 图6B是图6A静电放电保护装置的结构剖面图。

具体实施方式

[0023] 请参照图2A，其是依照本发明一较佳实施例的静电放电保护装置的电路图。静电放电保护装置200包括调节电路210、骤回组件220及控制电路230。调节电路210包括硅控整流器212。硅控整流器212耦接至接垫20，硅控整流器212包括第一二极管216。骤回组件220可选择搭配二极管电路214。在使用二极管电路214的情况下，耦接至二极管电路214的N极(如图2A所示)，在不使用二极管电路214的情况下，耦接至第一二极管216的N极(图未示)。控制电路230耦接至第一二极管216的N极。于正常操作模式下，控制电路230是用以提供第一电压V1(例如为高电压)至第一二极管216的N极，以使第一二极管216的N极收集多个带电载子(例如是带负电的电子)，并使得硅控整流器212不被导通；而于静电放电模式下，控制电路230不提供第一电压V1至第一二极管216的N极，以使第一二极管216的N极不收集带电载子，并使得硅控整流器
212导通以使接垫20上的静电电荷经由硅控整流器212放电。

[0024] 更详细的说，于正常操作模式下，第一二极管216接收控制电路230所输出的第一电压V1，以使第一二极管216的N极收集带电载子，静电放电保护装置200因而具有较高的触发电压及维持电压。此外，于静电放电模式下，第一二极管216的N极不接收控制电路230所输出的第一电压V1，以控制第一二极管216不收集带电载子，进而加速骤回组件220的触发，因而使得静电放电保护装置200具有较低的触发电压与维持电压。

[0025] 较佳地，骤回组件为N型金属氧化物半导体晶体管(NMOS)，硅控整流器212还包括NPN双载子接面晶体管(BJT)22与PNP双载子接面晶体管24。 NPN双载子接面晶体管22具有第一集电极C1、第一发射极E1与第一基极B1，PNP双载子接面晶体管24具有第二集电极C2、第二发射极E2与第二基极B2。第一二极管216的P极作为第二发射极E2，第一二极管216的N极与第二基极B2电性连接，在使用二极管电路214的情况下，第一集电极C1耦接至二极管电路214的P极(如图2A所示)，在不使用二极管电路214的情况下，第一集电极C1耦接耦接至骤回组件220(图未示)。其耦接至骤回组件220，第二发射极E2耦接至接垫20，第二基极B2耦接至第一集电极C1，第二集电极C2耦接至第一基极B1。于静电放电模式下，当接垫20上的静电电荷的电压大于骤回组件
220与第一二极管216所对应的触发电压时，骤回组件220被触发，且NPN双载子接面晶体管22与PNP双载子接面晶体管24被导通，以使接垫20上的静电电荷经由NPN双载子接面晶体管与PNP双载子接面晶体管放电。

[0026] 此外，调节电路210亦可还包括有一二极管电路214，二极管电路214至少包括一第二二极管316。骤回组件220通过二极管电路214耦接至第一二极管216的N极。当调节电路210包括有二极管电路214时，上述的触发电压将会增加，其增加的量与二极管电路214所包含的第二二极管316的个数有关。如此，于静电放电模式下，当接垫20上的静电电荷的电压大于骤回组件220、第一二极管216、及二极管电路214所对应的触发电压时，骤回组件220将被触发。

[0027] 请参考图2B，其是依照本发明较佳实施例的静电放电保护装置的结构剖面图。静电放电保护装置200的结构包括P型基材302与N型阱区304。 N型阱区304设置于P型基材302中，且N型阱区304包括第一P型掺杂区306与第一N型掺杂区308。第一P型掺杂区306与接垫20电性相接，第一N型掺杂区308与控制电路230电性相接，且第一N型掺杂区308与第一P型掺杂区306形成第一二极管216。此外，此结构还包括第二N型掺杂区310、第三N型掺杂区312与第一栅极区314。第二N型掺杂区310通过至少一第二二极管316耦接至第一N型掺杂区308，第一栅极区314、第二N型掺杂区310以及第三N型掺杂区312形成骤回组件220。其中，于正常操作模式下，控制电路230是用以提供一第一电压V1至第一N型掺杂区308，以使第一N型掺杂区308收集多个带电载子。于静电放电模式下，控制电路230不提供第一电压V1第一N型掺杂区
308，以使第一N型掺杂区308不收集这些带电载子，接垫20上的静电电荷将经由N型阱区304及P型基材302放电。

[0028] 更进一步来说，于正常操作模式下，由于P型基板302中的电子是由具有第一电压V1的第一二极管216的第一N型掺杂区308所接收，故P型基板302中将不具有使NPN双载子接面晶体管22与PNP双载子接面晶体管24导通所必需的电子，所以NPN双载子接面晶体管22与PNP双载子接面晶体管24是难以导通而使静电放电保护装置200具有较高的触发电压及维持电压。如此，当接垫20接收到高电压的工作电压以正常操作时，静电放电保护装置200具有高的触发电压与维持电压而不易导通，可避免骤回组件220被损毁。

[0029] 而于静电放电模式下，当接垫20上的静电电荷的电压大于骤回组件220、第一二极管216与二极管电路214所对应的触发电压时，骤回组件220被触发，电流将从接垫20经由PNP双载子接面晶体管24、第一二极管216与二极管电路214流向骤回组件220。此时，流经PNP双载子接面晶体管24的基极的电流将会触发NPN双载子接面晶体管22，而使得NPN双载子接面晶体管22导通并有电流流过。 NPN双载子接面晶体管
22导通之后将使流过PNP双载子接面晶体管24的电流增加。NPN双载子接面晶体管22与PNP双载子接面晶体管24之间的电流正回授效应将使得硅控整流器212导通，以快速地将接垫20上的静电荷经由P型基材302排除，以达到静电防护的目的。如此，当静电于接垫20上产生时，静电放电保护装置200具有低的触发电压与维持电压而可快速地导通以排除静电电荷，可达到良好的静电防护的效果。

[0030] 二极管电路214的二极管个数将会影响静电放电保护装置200的触发电压与维持电压，其关系如下：

[0031]

[0032]

[0033] 其中，Vtc为静电放电保护电路200的触发电压，Vtn为骤回组件220的触发电压，(n-1)为二极管电路214中第二二极管的数目，二极管电路214中第二二极管的数目加上第一二极管后，共有n个二极管。而Vd为第一二极管及第二二极管的导通压降。Vhc为静电放电保护电路200的维持电压，Vhn为骤回组件220的维持电压。由上述的公式可知，二极管电路214中二极管的数目(n-1)越大，则静电放电保护电路200的触发电压Vtc与维持电压Vhc越高，反之则越小。骤回组件220接收经过二极管电路214降压的输入电压，降压后的输入电压会对骤回组件220进行充电，当骤回组件220充电至触发电压Vtn时，会迅速骤回至维持电压Vhn。

[0034] 以下将举数个实现静电放电保护电路200的例子以更清楚说明之。

[0035] 第一例

[0036] 图3是图2A的静电放电保护装置的第一例的电路图。控制单元230包括电压提供单元232。电压提供单元232用以提供第一电压V1(例如是高电压Vcc)至调节电路210。正常操作模式下，电压提供单元232提供第一电压V1，而于静电放电模式下，电压提供单元232不提供任何电压。

[0037] 第二例

[0038] 请参考图4A，其是图2A的静电放电保护装置的第二例的电路图。请同时参考图4B，其是图4A的静电放电保护装置的结构剖面图。静电放电保护装置200的控制电路230包括开关电路234，开关电路234耦接于第一二极管216的N极与接垫20之间。于一般操作模式下，开关电路234为导通的状态，于静电放电模式下，开关电路234为关闭的状态。开关电路234包括N型金属氧化物半导体晶体管M1、电阻32与电容34。
电阻32与电容34电性连接，且电阻32的另一端耦接至接垫20，电容34的另一端耦接至接地电压。 N型金属氧化物半导体晶体管M1具有栅极、漏极与源极，其栅极耦接至电容34与电阻32间的节点，源极耦接至第一二极管216的N极，漏极耦接至接垫20。于正常操作模式下，接垫20上的电压将对电容34充电，以使N型金属氧化物半导体晶体管M1导通，使得接垫20上的电压将作为第一电压V1提供给第一二极管216的N极；于静电放电模式下，电容34的跨压几乎为零，使得N型金属氧化物半导体晶体管M1关闭，使得控制电路230不提供第一电压V1至第一二极管216的N极。接垫20上瞬间产生的高压静电荷将来不及对电容34充电，而使得N型金属氧化物半导体晶体管M1仍维持关闭，高压静电荷经经由硅控整流器212排除。

[0039] 第三例

[0040] 请参考图5A，其是图2A的静电放电保护装置的第三例的电路图。请同时参考图5B，其是图5A的静电放电保护装置的结构剖面图。开关电路236包括P型金属氧化物半导体晶体管M2、电容36与电阻38。电阻38与电容36电性连接，且电阻38的另一端耦接至接地电压，电容36的另一端耦接接垫20。 P型金属氧化物半导体晶体管M2具有栅极、漏极与源极，其栅极耦接至电容36与电阻38间的节点，漏极耦接至第一二极管216的N极，源极耦接至接垫20。于正常操作模式下，接垫20上的电压将对电容36充电，使P型金属氧化物半导体晶体管M2的栅极的电压为低电压而导通，使得接垫20上的电压将作为第一电压V1提供给第一二极管216的N极；于静电放电模式下，当接垫20突然有高压静电产生时，此高压将耦合至电容36的另一端，而使得P型金属氧化物半导体晶体管M2的栅极的电压升高，而使得P型金属氧化物半导体晶体管M2关闭，使得控制电路230不提供第一电压V1至第一二极管216的N极。此时，高压静电荷经经由硅控整流器212排除。

[0041] 第四例

[0042] 请参考图6A，其是图2A的静电放电保护装置的第四例的电路图。请同时参考图6B，其是图6A的静电放电保护装置的结构剖面图。控制电路230包括开关电路238，开关电路238包括P型金属氧化物半导体晶体管M3与N型金属氧化物半导体晶体管N4。其中，N型金属氧化物半导体晶体管M4具有第一栅极、第一漏极与第一源极，P型金属氧化物半导体晶体管M3具有第二栅极、第二漏极与第二源极。第一栅极耦接至电压源Vcc，第一源极耦接至接地电压，第一漏极耦接至第二栅极。第二源极耦接至第一二极管
216的N极，而第二漏极耦接至接垫20。

[0043] 如图6B所示，与图4B不同之处为，静电放电保护装置200的结构还包括P型阱区318。 P型阱区318设置于N型阱区304中，第二N型掺杂区310与第三N型掺杂区312形成于P型阱区318中，且N型阱区304还包括第二P型掺杂区320、第三P型掺杂区322、第二栅极区324与第三栅极区326。第二栅极区324是位于第一P型掺杂区306与第二P型掺杂区320之间，第三栅极区326是位于第二P型掺杂区320与第三P型掺杂区322之间。第二P型掺杂区320、第一P型掺杂区306以及第二栅极区324形成P型金属氧化物半导体晶体管，且第二P型掺杂区320、第三P型掺杂区322以及第三栅极区
326形成另一P型金属氧化物半导体晶体管，此二P型金属氧化物半导体晶体管相互并连以获得图6A中的P型金属氧化物半导体晶体管M3。此种结构的P型金属氧化物半导体晶体管M3为弱拉型(soft-pulled)P型金属氧化物半导体晶体管。P型金属氧化物半导体晶体管M3的部分结构是与第一二极管216共享，可达到省面积的效果。

[0044] 于此例中，借助N型金属氧化物半导体晶体管M3的源极栅极间的寄生电容C，与N型金属氧化物半导体晶体管M4导通时的等效电阻，故可使开关电路238的操作方式接近于图5A的开关电路236。于正常操作模式下，N型金属氧化物半导体晶体管M4导通，而使得P型金属氧化物半导体晶体管M3亦导通；于静电放电模式下，P型金属氧化物半导体晶体管M3关闭。其余的电路操作方式与上述图5A的静电放电保护装置类似，故在此不再赘述。

[0045] 本发明上述实施例所揭示的静电放电保护装置，是利用第一二极管的N极于正常操作模式下收集带电载子，使得硅控整流器不易被导通；而于静电放电模式下，第一二极管的N极不收集带电载子，以加速硅控整流器的导通。本发明实施例的静电放电保护装置利用第一二极管的N极来收集过多的带电载子，以得到理想的触发电压与维持电压之外，进而达到良好的静电放电保护的目的。此外，静电放电保护装置省略了以往的护环的设计，更可以有效的减少集成电路的面积。

[0046] 综上所述，虽然本发明已以一较佳实施例揭示如上，然而其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种等同的更动与润饰。因此，本发明的保护范围当视后附的本申请权利要求范围所界定的为准。

标题	发布/更新时间	阅读量
二极管整流器-专利编号CN104218822A	2020-05-12	674
一种整流二极管-专利编号CN110164842A	2020-05-11	71
整流二极管结构-专利编号CN104037141B	2020-05-12	478
一种整流二极管-专利编号CN110277928A	2020-05-11	691
整流二极管结构-专利编号CN104037141A	2020-05-11	383
整流二极管-专利编号CN110148633A	2020-05-11	877
一种整流二极管-专利编号CN106816476A	2020-05-12	553
整流二极管-专利编号CN202454561U	2020-05-13	273
整流二极管-专利编号CN201752001U	2020-05-13	192
整流二极管-专利编号CN210296386U	2020-05-13	931

接垫的静电放电保护装置与其方法及结构

接垫的静电放电保护装置与其方法及结构

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