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输出信号驱动电路及驱动输出信号的方法

阅读：804发布：2020-05-13

IPRDB可以提供输出信号驱动电路及驱动输出信号的方法专利检索，专利查询，专利分析的服务。并且本发明提供一种输出信号驱动电路，其包含有一第一开关、一第二开关、一第三开关以及一第四开关。该第一开关依据一第一控制信号以选择性地将一第一电源电压与一第一端点导通。该第二开关依据一第二控制信号以选择性地将一第二电源电压与一第二端点导通。该第三开关依据一第三参考电压以选择性地将该第一端点与该输出信号驱动电路的一输出端导通。该第四开关依据一第四参考电压以选择性地将该输出端与该第二端点导通。该第三、第四参考电压的电压电平介于该第一电源电压的电压电平与该第二电源电压的电压电平之间。，下面是输出信号驱动电路及驱动输出信号的方法专利的具体信息内容。

权利要求

1. 一种输出信号驱动电路，其包含有：一第一开关，其一端耦接于一第一电源电压，其另一端耦接于一第一端点，其中该第一开关导通与否依据一第一控制信号以选择性地将该第一电源电压与该第一端点导通；一第二开关，其一端耦接于一第二电源电压，其另一端耦接于一第二端点，其中该第二开关导通与否依据一第二控制信号以选择性地将该第二电源电压与该第二端点导通；一第三开关，其一端耦接于该第一端点，其另一端耦接于一输出端，其中该第三开关导通与否依据一第三参考电压以选择性地将该第一端点与该输出端导通；以及一第四开关，其一端耦接于该输出端，其另一端耦接于该第二端点，其中该第四开关导通与否依据一第四参考电压以选择性地将该输出端与该第二端点导通；其中该第三参考电压以及该第四参考电压的电压电平介于该第一电源电压的电压电平与该第二电源电压的电压电平之间。

2. 如权利要求1所述的输出信号驱动电路，还包含有：一第一前置驱动电路，耦接于该第一开关并接收一第一输入信号，且依据该第一输入信号以自该第一电源电压与一第五参考电压中择一作为该第一控制信号；以及一第二前置驱动电路，耦接于该第二开关并接收一第二输入信号，且依据该第二输入信号以自该第二电源电压与一第六参考电压中择一作为该第二控制信号；其中该第五参考电压以及该第六参考电压的电压电平介于该第一电源电压的电压电平与该第二电源电压的电压电平之间。

3. 如权利要求2所述的输出信号驱动电路，其中该第三参考电压以及该第四参考电压对应一相同电压电平。

4. 如权利要求2所述的输出信号驱动电路，其中该第五参考电压以及该第六参考电压对应一相同电压电平。

5. 如权利要求1所述的输出信号驱动电路，其中该第一开关、该第二开关、该第三开关以及该第四开关均为场效应晶体管，且该多个开关的栅极分别接收该第一控制信号、该第二控制信号、该第三参考电压以及该第四参考电压。

6. 如权利要求1所述的输出信号驱动电路，其设置于一存储器中。

7. 如权利要求6所述的输出信号驱动电路，其中该存储器为一双重数据传输率存储器。

8. —种输出信号驱动方法，其包含有：依据一第一控制信号以选择性地将一第一电源电压与一第一端点导通；依据一第二控制信号以选择性地将一第二电源电压与一第二端点导通；依据一第三参考电压以选择性地将该第一端点与一输出端导通；以及依据一第四参考电压以选择性地将该输出端与该第二端点导通；其中该第三参考电压以及该第四参考电压的电压电平介于该第一电源电压的电压电平与该第二电源电压的电压电平之间。

9. 如权利要求8所述的方法，还包含有：依据一第一输入信号以自该第一电源电压与一第五参考电压中择一作为该第一控制信号；以及依据一第二输入信号以自该第二电源电压与一第六参考电压中择一作为该第二控制信号；其中该第五参考电压以及该第六参考电压的电压电平介于该第一电源电压的电压电平与该第二电源电压的电压电平之间。

10. 如权利要求9所述的方法，其中该第三参考电压以及该第四参考电压对应一相同电压电平，且该第五参考电压以及该第六参考电压对应另一相同电压电平。

说明书全文

输出信号驱动电路及驱动输出信号的方法

技术领域

本发明提供一种输出信号的电路及其相关方法，尤其指一种应用于存储
器（例如DDR存储器）存取的输出信号驱动电路及其方法。背景技术
随着处理器性能不断的攀升，存储器带宽已经成为目前影响计算机系统
格与总线技术来作为存储器带宽的解决方案，现在的双重数据传输率（Double data rate, DDR)的存储器发展技术亦不例外,从最初的DDRI, DDRII到最新的DDRIII存储器传输规格，然而，在大幅提升存储器数据存取量的同时，一有殳的专用集成电3各（application specific integrated circuit, ASIC)制造厂却无法即时提供最先进的技术工艺供客户使用。根据世界半导体标准协会UDEC)所订的DDR规格，DDRI存储器必需遵循SSTL-25规格，即其存储器的输入/输出（IO)端口的电压必需为2. 5V;DDRI1存储器必需遵循SSTL-18 规格，即其存储器的输入/输出端口的电压必需为1. 8V;而DDRIII存储器则必需遵循SSTL-15规格，即其存储器的输入/输出端口的电压必需为1.5V, 但是一般ASIC芯片制造厂只提供两种工艺元件（亦即低压元件和高压元件）以供客户使用，因此，在设计存储器控制器（memory control ler)的输入/输出连接点（IO pad)时，一般是将原本运作于3. 3V的高压晶体管元件操作在 2. 5V电压下（DDRI),或是将原本运作于3. 3V的高压晶体管元件操作在1. 8V 下（DDRII)。请参考图l，图1为3. 3V晶体管的电流-电压特性曲线图。根据图1可以得知，当3. 3V的晶体管操作在DDRII所规范的1. 8V时，其操作电流h均会比原本操作在正常3. 3V时的操作电流I,小，然而输入/输出连接点为了要在DDRII所规定的时间内充电至合理的电压电平，则于1.8V下的驱动电流可能会不够大，因此在这情况下，为了提高驱动电流量则必需要增加晶体管的宽度大小（width)以及输入/输出连接点的面积，如此就会增加电路面积而造成成本增加。同样地，当3. 3V的晶体管操作在DDRIII所规范的1. 5V
时，其操作电流L会比原本操作在正常3. 3V时的操作电流13小，且会比上
述应用于DDRII的情况下更小，因此所需的电路面积就会更大了。

发明内容

因此，本发明的主要目的的一在于提供一种应用于存储器（例如DDR存储器）存取的输出信号驱动电路及其方法，其可节省输入/输出连接点面积以解决公知对支术的问题。
依据本发明的一实施例，其公开一种输出信号驱动电路。该输出信号驱动电路包含有：一第一开关，一第二开关，一第三开关，以及一第四开关。该第一开关的一端耦接于一第一电源电压，其另一端耦接于一第一端点，其中该第一开关导通与否依据一第一控制信号以选择性地将该第一电源电压与该第一端点导通。该第二开关的一端耦接于一第二电源电压，其另一端耦接于一第二端点，其中该第二开关导通与否依据一第二控制信号以选#^生地将该第二电源电压与该第二端点导通。该第三开关的一端耦接于该第一端点，其另一端耦接于一输出端，其中该第三开关导通与否依据一第三参考电压以选择性地将该第一端点与该输出端导通。该第四开关的一端耦接于该输出端，其另一端耦接于该第二端点，其中该第四开关导通与否依据一第四参考电压以选择性地将该输出端与该第二端点导通；其中该第三参考电压以及该第四参考电压的电压电平介于该第一电源电压的电压电平与该第二电源电压的电 /玉电平之间。
依据本发明的一实施例，其公开一种输出信号的驱动方法。该驱动方法包含有：依据一第一控制信号以选择性地将一第一电源电压与一第一端点导通；依据一第二控制信号以选择性地将一第二电源电压与一第二端点导通；依据一第三参考电压以选择性地将该第一端点与一输出端导通；以及依据一第四参考电压以选择性地将该输出端与该第二端点导通；其中该第三、第四参考电压的电压电平介于该第一电源电压的电压电平与该第二电源电压的电压电平之间。

附图说明

图1为公知3. 3V晶体管的电流-电压特性曲线图。
图2为依据本发明输出信号驱动电路的一实施例的示意图。
图3为第二图所示的P型场效应晶体管的电流-电压特性曲线图。图4为第二图所示的N型场效应晶体管的电流-电压特性曲线图。图5为本发明输出信号的驱动方法的流程图。
主要元件符号说明
table see original document page 6

具体实施方式

请参考图2，图2为依据本发明输出信号驱动电路200的一实施例的示意图。输出信号驱动电路200包含有一第一开关202、一第二开关204、一第三开关206、一第四开关208、一第一前置驱动电路210以及一第二前置驱动电路212。本实施例中，第一开关202其一端耦接于一第一电源电压V(k,，其另一端耦接于一第一端点N,，该第一开关202导通与否依据一第一控制信号 Vt。以选择性地将第一电源电压Vdd与第一端点N,导通；第二开关2(M其一端耦接于一第二电源电压V一，其另一端耦接于一第二端点N2，该第二开关204导通与否依据一第二控制信号L以选择性地将第二电源电压V一与第二端点N2 导通；第三开关206其一端耦接于第一端点N,,其另一端耦接于输出信号驱动电路200的一输出端N。ul，该第三开关206导通与否依据一第三参考电压 V』以选择性地将第一端点Nl与输出端N则导通；第四开关208其一端耦接于第二端点l其另一端耦接于输出信号驱动电路200的一输出端N,，该第四开关208导通与否依据一第四参考电压V^以选择性地将第二端点N2与输出端N组导通；第一前置驱动电路210耦接于第一开关202，接收并依据第一输入信号V,以自第一电源电压Vdd与一第五参考电压V w5中择一作为第一控制信号V。,，亦即，第一前置驱动电路210得以是一电压转换电路（level shifter )，依据第一输入信号V,将第一控制信号VE|的电压电平设定为第一电源电压Vdd或者第五参考电压V^;以及第二前置驱动电路212耦接于第二开关204,接收并依据第二输入信号V,以自第二电源电压V一与一第六参考电压 V^中择一作为第二控制信号Ve2,同样地，第二前置驱动电路212得以是一电压转换电路，依据第二输入信号V2将第二控制信号乙的电压电平设定为第二电源电压V一或者第六参考电压Vw6。另一方面，输出信号驱动电路200的输出端N。llt更耦接至一输入/输出连接点（10 pad) 220而使得输出端N。,,t具有一等效电容Cout。请注意，根据本发明的一实施例，第一开关202由一具有宽长比为（W/LL 的P型场效应晶体管Mp,来加以实现、第二开关204由一具有宽长比为（W/Lh 的N型场效应晶体管M,，】来加以实现、第三开关206由一具有宽长比为（W/L)( 的P型场效应晶体管Mp2来加以实现、第四开关208由一具有宽长比为（W/Lh 的N型场效应晶体管NL来加以实现、第一前置驱动电路210由一反相器（包含P型场效应晶体管Mp3与N型场效应晶体管Mn3)来加以实现以及第二前置驱动电路212由一反相器（包含P型场效应晶体管Mp,与N型场效应晶体管Mw) 来加以实现。然而，于此技术领域具有通常知识者可了解到，本实施例所述的第一开关202、第二开关204、第三开关206、第四开关208、第一前置驱动电路210以及第二前置驱动电路212等元件，均可由等功效的其他电子元件所代换，其可置换元件的内部电路结构变更于此便不再多加赘述。再者，于本实施例中，P型场效应晶体管Mp" Mw与N型场效应晶体管Nt、 M^是低压元件，而由于P型场效应晶体管Mpl、 Mw与N型场效应晶体管Mnl、 Mw是采用低压元件，所以为了使P型场效应晶体管Mp,、 N^与N型场效应晶体管Nt、 M。2可正常地运作，上述第三、第四、第五、第六参考电压V,.e„-V,.w的电压电平设定介于第一电源电压Vdd的电压电平与第二电源电压V一的电压电平之间。随着工艺的进步，当第一电源电压Vdd的电压电平也逐渐降低时，所谓的低压电平也将随的降低，因此于实施例所指的低压元件如操作于1. 3V的元件时，仅以l. 3V为例，而并非用以限制本发明。此外，为了更清楚描述输出信号驱动电路200的运作，在本实施例中可设定第三、第四、第五、第六参考电压均对应同一电压电平Vref,其中V,ef为Vdli/2,而L可以是2. 5V(如当输出端N则耦接至DDRI .存储器时）或1. 8V(如当输出端N喊耦接至DDRII存储器时）或1. 5V(如当输出端Nout耦接至DDRI1I 存储器时），V—为0V。本发明并不限于上述电压设定，而仅是以2. 5V、 L 8V 及1.5V为例，于此技术领域具有通常知识者应可理解，凡可达到同样功效的电压值仍应属本发明的权利要求保护范围。假设输出信号驱动电路200应用于DDRIII存储器的存取，因此在预设的
状态下，Vdd是1. 5V(即Vw是0. 75V),而输出端N。ut的输出电压V赠为0V,此时第一输入信号V,为0V,第二输入信号V2为0V。当第一输入信号V,和第二输入信号V2同时切换为高电压电平如1. 5V时，第一前置驱动电路210中的反相器及第二前置驱动电路212中的反相器所分别输出0. 75V的第一控制信号 L及OV的第二控制信号V。2。由于P型场效应晶体管Mp,的栅极-源极间电压为0. 75V(超过阈值电压Vth),因此P型场效应晶体管M^会导通而造成P型场效应晶体管Mp2随之导通，所以第一电源电压Vdd会对输出端N。ul的等效电容 C进行充电；另一方面，第二控制信号L会关断N型场效应晶体管Mw而使其断开，所以于此状态下，输出电压V喊会一直被充电至高电压电平1. 5V为止。请参考图3，图3为图2所示的P型场效应晶体管Mp，、 Mw的电流-电压特性曲线图。当输出电压V咖从OV上升至1. 5V的过程中，根据图3中的曲线 302可以得知，低压P型场效应晶体管Mpl、 M,2的电流会比利用公知将高压P 型晶体管操作于1. 5V下的电流（曲线304)来得大，这意味着，本实施例的P 型场效应晶体管Mp,、 Mp2的电流充电效率是是比较好的。接下来，若输出端N一的输出电压V则必需切换为OV时，意味着P型场效应晶体管Mpl、 Mp2必需断开，而N型场效应晶体管Mnl、 NL则必须导通以对输出电容C喊进行放电以降低输出电压V。ut。因此，第一输入信号V,和第二输入信号V2同时切换为低电压电平OV,而第一前置驱动电路210中的反相器及第二前置驱动电路212中的反相器2122所分别输出的第一控制信号V。u及第二控制信号L均变成是高电压电平，即第一控制信号L是1. 5V,第二控制信号V。2是0. 75V。由于N型场效应晶体管M。，的栅极-源极间电压为0.75V(超过阈值电压Vth),因此N型场效应晶体管M。,会导通的而使得N型场效应晶体管M,，,随的导通，所以输出端N赠的等效电容C叫t会对第二电源电压V一进行放电，另一方面，第一控制信号Vd会关断P型场效应晶体管Mpl而使其断开，所以根据本发明的实施例，输出电压V组会一直被放电至低电压电平OV为止。请参考图4,图4为图2所示的N型场效应晶体管M。,.Mw的电流-电压特性曲线图。当输出电压V,从1.5V下降至OV的过程中，根据图4中的曲线 402可以得知，低压N型场效应晶体管Mnl、 NL的电流会比利用公知将高压N 型晶体管操作于1. 5V下的电流（曲线404)来得大，这意味着，本实施例的N 型场效应晶体管Mnl、 M。2的电流充电效率是比较好的。
请注意，在本实施例中，输出信号驱动电路200中所利用的所有晶体管可以使用单一种工艺（亦即低电压工艺）就达到符合非低电压规格的要求，如DDRI 、 DDRII和DDRIII存储器传输规格的要求。上述实施例以输出信号驱动电路200应用于DDRIII存储器的存取来说明，然而，本发明并不以此为限，对于其他的应用，仅需将Vdd改变，以及对第三、第四、第五、第六参考电压Vre„-Vw作相对应的设定即可，由于熟习此技艺者可轻易地经由图2所公开的电路结构而了解如何设定适当的电压电平，因此将不再多加描述。另一方面，当输出信号驱动电路200的输出端N。w需要自一下级电^4姿收一外部电压时，P型场效应晶体管Mw和N型场效应晶体管NL亦不会产生击穿(breakdown)的现象。例如，以V^为1.5V为例，此时V^为0. 75V，而当输出端N^的外部电压为1. 5V或0V时，P型场效应晶体管Mp2和N型场效应晶体管M，2的栅极-源极间电压均不会超过1. 3V,因此，依据以上所述的操作方式可以得知，无论在输出端N咖的充电、放电或接收外部信号的过程（比如耦接至DDRI、 DDRII或DDRIII存储器），任何一颗场效应晶体管的栅极-源极间电压均不会超过1.3V,因此本实施例的可操作于1. 3V下的P型、N型场效应晶体管均不会因跨压过大而击穿。请参考图5，图5为本发明输出信号的驱动方法的流程图，其包含有下步骤：步骤5 02:开始；步骤504:接收一第一输入信号V,与一第二输入信号V2;步骤506:緩冲第一输入信号V,以产生一第一控制信号V。"緩冲第二输入信号V2以产生一第二控制信号Vc2;步骤508:判断第一控制信号V.,和第二控制信号V£2，若第一控制信号Vt, 为高电压电平，而第二控制信号L为低电压电平，则跳至步骤510;若第一控制信号Vd为高电压电平，而第二控制信号L为高电压电平，则跳至步骤 512;若第一控制信号V。为低电压电平，而第二控制信号L为低电压电平，则跳至步骤514;步骤510:输出端N则需要自一下级电^4矣收一外部电压；步骤512: 将第二电源电压Vgnd与输出端N。ut导通以对输出端N。ut进行放
电；步骤514:将第一电源电压Vdd与输出端N邮导通以对输出端N,充电。本发明的实施例输出信号的驱动方法首先会在步骤504同时接收第一输入信号V,以及第二输入信号V2。步骤506会緩冲第一输入信号V,以产生一第一控制信号V山緩沖第二输入信号V2以产生一第二控制信号V。2;步骤508 会依据第一控制信号l,和第二控制信号L为高电压电平或低电压电平来决定输出信号。其中，若以本发明输出信号驱动电路200为例，高电压电平为 Vdd，而^氐电压电平为Vdd/2。以上所述仅为本发明的优选实施例，凡依本发明权利要求所进行的等效变化与修改，皆应属本发明的涵盖范围。

标题	发布/更新时间	阅读量
用于输出信号的内窥镜-专利编号CN103892788B	2020-05-11	1013
输出信号生成装置-专利编号CN101346875B	2020-05-11	881
输出信号驱动电路及驱动输出信号的方法-专利编号CN101211654A	2020-05-13	803
TDI CCD输出信号处理器-专利编号CN102740010A	2020-05-12	999
输出信号调节系统-专利编号CN101964649B	2020-05-13	470
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用于输出信号的内窥镜-专利编号CN103892788A	2020-05-12	990
输出信号调节系统-专利编号CN101964649A	2020-05-11	541
输出信号生成装置-专利编号CN101346875A	2020-05-11	873
输出信号生成电路-专利编号CN107765759A	2020-05-12	331

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