在近年的DRAM(动态随机存取存储器)中，主要使用与时钟信 号同步工作的同步类型。用于同步DRAM的时钟信号的频率逐年增加。 但是，在DRAM核芯中，需要预充电操作、读出操作等，因此速度与 时钟频率成比例增加是不可能的。由此，在同步DRAM中，在DRAM 核芯和输入/输出端子之间布置预取电路，以在该预取电路中执行并- 串行转换。由此，实现明显的高速工作(参见日本专利申请特许-公开 号2004-164769，2004-310989，2004-133961，2003-272382以及 2004-310918)。
例如，在DDR2同步DRAM中，在预取电路中执行4-位预取，在 DDR3同步DRAM中，在预取电路中执行8位预取。由此，外部地实 现高数据传输率。
更具体地说，在DDR3同步DRAM中，在读取时，立刻从DRAM 核芯读取8位数据，在预取电路中临时存储该8位数据之后，该数据 被突发-输出到外部。相反。在写入的时候。在该预取电路中临时存储 从外部突发-输入的8位数据，此后，该8位数据被立刻写入DRAM核 芯中。为了执行这种操作，在同步DRAM中，预取数目基本上被限定 为最小突发长度。
但是，为了实现更快的数据传输率，不可避免地需要增加预取数 目。因此，当预取数目被限定为最小突发长度时，与现有的同步DRAM 相兼容变得不可能。在DDR3同步DRAM的情况下，当最小突发长度 被设为8时，不能执行在DDR2同步DRAM中可能的突发长度＝4的操 作。结果，失去该兼容性。
为了解决这种问题，已经提出了所谓的突发突变(burst chop)功 能。该突发突变功能预先进行指定，以便在发出读命令或写命令时 的中间，停止突发操作。由此，当假定其中在DDR3同步DRAM中 安装该突发突变功能的情况时，在发出读命令和写指令的时候通过 指定，使用突发长度＝8作为突发长度＝4变为可能。由此，即使当预 取数目增加时，也可以与过去的产品(DDR2)相兼容。
但是，最终，该突发突变功能是在中间停止突发操作。因此，该 命令的输入周期不能被缩短。亦即，在其预取数目是8位的DDR3同 步DRAM中，可以通过每4个时钟周期(tCCD＝4)接收命令，同时在 突发突变时，在前半个2时钟周期中完成输入/输出操作，在后半个2 时钟周期是等待时间。亦即，即使当通过使用突发突变功能，该突发 长度被缩短为4位时，该命令的输入周期也不会由此自动地缩短为2 个时钟周期(tCCD＝2)，该命令的输入周期仍然是4个时钟周期。因 此存在当执行突发突变时，数据传输效率恶化的问题。
作为用于解决这种问题的方法，可以采用其中布置两组命令解码 器或地址计数器，并且该两个部件利用2个时钟周期的延迟进行工作 的方法。但是，在该方法中，列地址布线和数据总线的数目加倍，且 因此大大地增加芯片面积。例如，当假定其中同时输入和输出的数据 是16位(×16产品)的芯片时，如果预取数目是8，那么在普通芯片 中数据总线的数目是128(＝16×8)，而在如上所述的芯片中需要两组 128个数据总线，亦即，多至256个数据总线。
此外，在该方法中，当设置突发长度＝8时，仅一个电路工作是足 够的。但是，当设置突发长度＝4时，需要两个电路都工作。因此，当 设置突发长度＝4时，与突发长度＝8的情况相比较，数据总线等的充电 或放电电流加倍。结果，存在其中功耗增加的问题。

鉴于以上问题实现本发明。因此，本发明的目的是提供一种改进 的半导体存储器件，其中突发长度可以被设为小于预取数目，而不执 行突发突变。
本发明的另一目的是提供一种半导体存储器件，其中突发长度可 以被设为小于预取数目，同时抑制电路规模的增加。
本发明的再一目的是提供一种半导体存储器件，其中突发长度可 以被设为小于预取数目，同时抑制功耗增加。
本发明的另一目的是提供一种改进的半导体存储器件，其中命令 的输入周期可以被设为小于对应于预取数目的时钟周期数目。
本发明的以上及其他目的可以由一种半导体存储器件来完成，该 半导体存储器件包括：数据输入/输出端；FIFO块，用于突发输出来自 数据输入/输出端的一组n位数据；传输电路，经由数据总线并行传输 该组n位数据到所述FIFO块；以及模式寄存器，用于设置突发长度， 其中所述传输电路与突发长度无关地以m(优选地根据本发明的半导体存储器件还包括：被分为多个组的存 储单元阵列；和主放大器，所述主放大器输出来自所述多组存储单元 阵列的每一个的n位数据。在此情况下，优选地该传输电路通过从主 放大器输出的n位数据当中每一组选择m-位数据，并且经由数据总线 将所选择的m-位数据提供到FIFO块。
当对于模式寄存器设置的突发长度是n时，该传输电路经由数据 总线每次m位地将从属于相同组的存储单元阵列读出的n位数据顺次 地提供到FIFO块。另一方面，当对于模式寄存器设置的突发长度是m 时，该传输电路经由数据总线将从属于不同组的存储单元阵列读出的 m-位数据顺次地提供到FIFO块。
根据本发明，以m位为单位执行使用数据总线的数据传输，而与 对模式寄存器设置的突发长度无关，该m位是最小突发长度。因此， 在不执行突发突变的条件下，可以将突发长度设为小于预取数目。此 外，使用数据总线的数据传输周期是恒定的，而与命令的输入周期无 关。因此，可以抑制电路规模增加或功耗增加。

结合附图，通过参考本发明的下列详细描述，将使本发明的上述 及其他目的、特点和优点变得更明显，其中：
图1示出了根据本发明优选实施例的半导体存储器件的相关部分 的结构框图；
图2是电路图，更详细地示出了从图1所示的主放大器到数据输 入/输出端的电路；
图3是根据本发明优选实施例的半导体存储器件的示意性布图；
图4示出了当突发长度被设为8位(BL＝8)时的操作时序图；
图5示出了当突发长度被设为4位(BL＝4)时的操作时序图；以 及
图6示出了使用应用本发明的DRAM的数据处理系统的框图。

现在将参考附图详细说明本发明的优选实施例。
图1示出了根据本发明优选实施例的半导体存储器件的相关部分 的结构框图。在图1中，仅仅示出了列系统电路和数据系统电路，列 系统电路和数据系统电路是根据本实施例的半导体存储器件的特征部 分，且行系统电路等被省略。
该半导体存储器件是DDR3同步DRAM，预取数目是8位。考虑 突发长度(BL)，可以至少选择BL＝4和BL＝8，最小突发长度是BL＝4。
如图1所示，半导体存储器件的大多数电路元件被分为两组，即， 组GA和组GB。但是，地址计数器121、模式寄存器122以及FIFO 块123不被划分，且这些部件被公共地布置到两个组。
更具体地说，经由命令端子CMD提供的命令被公共地提供到命令 解码器101A和101B。另一方面，经由地址端子ADD提供的列地址被 提供给地址计数器121。地址计数器121的所需数目N由以下公式计 算：
N＝1+{AL+CWL+(BL/2)+2}/tCCD，
这里，AL是附加的等待时间，CWL是CAS写入等待时间，BL 是突发长度，tCCD是命令的最小输入周期。
例如，当
AL＝10
CWL＝8
BL＝4，以及
tCCD＝2被建立时，
给出N＝12，亦即，需要12个地址计数器121。
列地址是地址计数器121的输出，其被公共地提供给组GA和GB。 因此，一组列地址布线可能是足够的。通过命令解码器101A和101B 的控制，列地址被锁存到地址锁存电路102A和102B之一。由此，对 于组GA和GB之一列地址是有效的。
提供给组GA的列地址被提供给地址锁存电路102A、预解码器 103A、Y解码器104A以控制列开关105A。向列开关105A提供从存 储单元阵列100A读出的数据，通过Y解码器104A的控制，所选数据 被提供给主放大器106A。主放大器106A的输出被提供给时分传输电 路107A。组GB的情况也是一样。
图2是电路图，更详细地示出了从主放大器106A和106B到数据 输入/输出端DQ的电路。图2所示的电路是与数据输入/输出端DQ有 关的部分，由此，需要等于同时输入和输出的位的数目的相同数目的 电路。例如，在其中同时输入和输出的数据是16位的芯片(×16产品) 的情况中，需要图2所示的16个电路。
如图2所示，从主放大器106A和106B分别输出8位数据，这是 与预取相同的数目。在这些数据的列地址中，高阶位是公共的，仅低 阶3位是不同的。在主放大器106A和106B内所示的3-位值表示列地 址的低阶3位。主放大器106A和106B具有用于将互补信号转变为单 一信号的功能。
主放大器106A和106B的输出分别被提供给时分传输电路107A 和107B。时分传输电路107A包括四个多路复用器211A至214A、八 个开关221A至228A、四个缓存器231A至234A以及四个开关241A 至244A。时分传输电路107B具有相同的电路结构。
多路复用器211A至214A是在主放大器106A提供的2位数据和 开关221A至228A之间切换关联关系的电路。该切换由预取地址PA 控制。例如，在多路复用器211A的情况下，其低阶3-位是“000”的数 据被输出到开关221A或开关222A，且其低阶3-位是“100”的数据被输 出到开关222A或开关221A。时分传输电路107b中包括的多路复用器 211B至214B的情况也是一样。
如图2所示，当开关221A、223A、225A和227A的输出被直接 提供给数据总线RWBS时，开关222A、224A、226A以及228A的输 出被分别经由开关231A至234A和241A至244A提供给数据总线 RWBS。开关221A至228A是响应于控制信号φ0而导通的电路，开 关241A至244A是响应于控制信号φ1而导通的电路。由此，基于控 制信号φ0和φ1的时序，可以以时分方式每4位地将从主放大器106A 提供的8位数据提供到数据总线RWBS。上述结构和操作对于时分传 输电路107B也是相同的。
数据总线RWBS被公共地布置到时分传输电路107A和107B。因 此，数据总线RWBS的数目是4。由此，在×16产品的情况中，数据总 线RWBS的数目是64(＝4×16)。因此，与现有情况相比较，该数目 减小。由于其中执行突发突变的类型的半导体存储器件需要128 (＝8×16)个数据总线RWBS，该数目被减小到一半。此外，其中简单 地布置两组命令解码器或地址计数器的类型的半导体存储器件需要 256(＝8×16×2)个数据总线RWBS，如上所述。因此，该数目被减小 到1/4。
如图2所示，数据总线RWBS被连接到FIFO块123。FIFO块123 包括多路复用器130和四个FIFO电路131至134。多路复用器130是 在经由数据总线RWBS提供的4位数据和FIFO电路131至134之间 切换关联关系的开关。该切换由预取地址PA控制。
FIFO电路131至134每个可以保持(CL+BL/2)/2的读数据，这 里，CL是CAS等待时间。由此，当BL＝8被建立时，可以保持至少 2-位读数据。由此，FIFO电路131至134能够保持8位读出数据，这 与预取数目相同。在输出数据的时候，与外部时钟信号(CK)同步地 依次输出FIFO电路131至134中存储的读出数据。
图3是根据本实施例的半导体存储器件的示意性布图。该例子示 出了其预取数目是8位和输入/输出位数是16位(×16产品)的512M- 位存储器。
如图3所示，在该例子中，存储单元阵列被分为8池(bank)(池 0至池7)，从这些池当中，池0至3属于组GA和组4至7属于组GB。 池0至7的每一个被分为四个存储器团(mat)，通过每4位同时输入 和输出的16位数据被分配给四个存储器团。在该半导体存储器件中， 预取数目是8位，因此，从每个存储器团同时输入和输出32位(＝4×8) 数据。
接着，描述半导体存储器件的工作。
图4示出了当突发长度被设为8位(BL＝8)时的操作时序图。通 过发出模式寄存器设置的命令执行突发长度的设置，此后，对图1所 示的模式寄存器122设置表示突发长度的模式信号。
如图4所示，当设置BL＝8时，命令(读命令，在图4所示的例 子中)的输入周期是4个时钟周期。亦即，可以通过每4个时钟周期 (tCCD＝4)接收命令。
首先，当发出第一读命令时，命令解码器101A产生内部命令RD， 且响应于此，在组GA内开始读操作。当设置BL＝8时，命令解码器 101A产生内部命令RD，且此后，利用2个时钟周期的延迟产生内部 命令RD8。
响应于内部命令RD每个DQ读取的8位数据由主放大器106A放 大，并提供给时分传输电路107A。此后，响应于内部命令RD的控制 信号φ0被激活，此外，以2个时钟周期的延迟激活响应于内部命令 RD8的控制信号φ1。当控制信号φ0被激活时，读出的8位当中的4 位被提供给数据总线RWBS，这4-位数据被传输到FIFO块123。
这4-位读出数据分别被存储在FIFO电路131至134中，并被与外 部时钟信号CK同步地突发-输出。在执行这种突发输出的同时，此时 控制信号φ1被激活，剩余的4位被提供给数据总线RWBS。此后，在 前一半4位的突发输出之后，后一半的4位被突发-输出。由此，获得 BL＝8。
接着，当以从发出第一读命令的4个时钟周期的延迟发出第二读 命令时，执行类似于如上所述的操作。
在图4所示的例子中，示出了突发类型是顺序模式的情况。对应 于第一读命令的列地址的低阶3位是“000”，对应于第二读命令的列地 址的低阶3位是“111”。由此，在对应于第一读命令的突发输出中，具 有其低阶3位是“000”的数据被首先输出，在对应于第二读命令的突发 输出中，具有其低阶3位的列地址是“111”的数据被首先输出。可以通 过控制多路复用器211A至214A、211B至214B以及130，并基于图2 所示的预取地址PA来进行这种控制。
因此，当设置BL＝8时，仅组GA和GB之一工作，另一组不工作。 以4位为单位执行使用数据总线RWBS的数据传输。因此，与现有情 况相比较，数据总线RWBS的工作频率加倍。但是，由于数据总线 RWBS的数目减少，在相邻数据总线之间布置屏蔽线变为可能。因此， 加倍的工作频率几乎不引起信号质量损坏。
亦即，当在64个数据总线RWBS当中分别插入屏蔽布线时，布 线的数目是128，类似于执行突发突变的现有情况。但是，屏蔽线可以 不是信号线而是电源布线。因此，可以使用比数据总线RWBS更薄的 布线。结果，使数据总线RWBS布线宽度变厚成为可能。
更具体地说，在执行突发突变的现有情况中数据总线RWBS的L/S (行和空间)是1.0/1.0μm，在根据该实施例的半导体存储器件中，数 据总线RWBS的L/S可以被扩大到1.2/1.2μm。结果，信号延迟不仅被 减小，而是相邻布线之间的耦合噪声也可以被减小。因此，工作频率 的增加几乎没有引起信号质量损坏。
图5示出了当突发长度被设为4位(BL＝4)时的操作时序图。
如图5所示，当BL＝4被设置时，命令(在图5所示的例子中， 读命令)的输入周期是2个时钟周期。亦即，可以通过每2个时钟周 期(tCCD＝2)接收命令。
首先，当发出第一读命令时，命令解码器101A产生内部命令RD， 响应于此，在GA组内执行读操作。当设置BL＝4时，不产生内部命令 RD8。
响应于内部命令RD每个DQ读取的8位数据由主放大器106A放 大，并被提供给时分传输电路107A。此后，当响应于内部命令RD激 活控制信号φ0时，读出的8位当中的4位被提供给数据总线RWBS， 该4位数据被传输到FIFO块123。另一方面，当设置BL＝4时，控制 信号φ1不被激活，因此，剩下的4位不被提供给数据总线RWBS。
接着，当以从发出第一读命令具有2个时钟周期的延迟发出第二 读命令时，这时候命令解码器101B产生内部命令RD，响应于此，在 GB组内执行读操作。由此每个DQ读出的8位数据被主放大器106B 放大，并被提供给时分传输电路107B。此后，当响应于内部命令激活 RD控制信号φ2时，读出的8位当中的4位被提供给数据总线RWBS， 4位数据被传输到FIFO块123。再次，控制信号φ3不被激活，因此， 剩下的4位不被提供给数据总线RWBS。
接着以类似的方式，组GA和GB交替地工作。因此，可以获得 BL＝4。以此方式，在根据该实施例的半导体存储器件中，在BL＝4时 的分组中，以4位为单位执行使用数据总线RWBS的数据传输。
在图5所示的例子中，示出了突发类型是顺序模式的情况。对应 于第一读命令的列地址的低阶3位是“000”，对应于第二读命令的列地 址的低阶3位是“100”，对应于第三读命令的列地址的低阶3位是“111”。 因此，在对应于第一读命令的突发输出中，具有其低阶3位是“000”的 列地址的数据被首先输出，其低阶3位是“100”至“111”的数据不被输 出。同样，在对应于第二或第三的突发输出中，具有其低阶3位是“100” 或“111”的列地址的数据被首先输出，其低阶3位是“000”或“011”的数 据不被输出。
如上所述，在根据本实施例的半导体存储器件中，以4位为单位 执行使用数据总线RWBS的数据传输，而与突发长度无关，其中4位 是最小突发长度。因此，可以消除执行突发突变的需要。此外，使用 数据总线的数据传输周期是恒定的，而与命令的输入周期无关。因此， 可以抑制电路规模增加或功耗增加。
根据本发明，以m位为单位执行使用数据总线的数据传输，m位 是最小突发长度，而与对模式寄存器设置的突发长度无关。因此，在 不执行突发突变的条件下将突发长度设为小于预取数目变为可能。此 外，使用数据总线的数据传输周期是恒定的，而与命令的输入周期无 关。因此，可以抑制电路规模增加或功耗增加。
本发明优选地可以被应用于半导体存储器件，特别是DRAM。
图6示出了使用应用本发明的DRAM的数据处理系统的框图。
图6所示的数据处理系统300包括经由系统总线310互相连接的 数据处理器320和应用本发明的DRAM 330。数据处理器320可以从 微处理器(MPU)和数字信号处理器(DSP)中选择。在图6中，尽 管数据处理器320和DRAM 330经由系统总线310连接，但是为了简 化该视图，它们可以不通过系统总线310而是经由本地总线连接。
此外，在图6中，尽管在数据处理系统300中仅采用一组系统总 线310，但是为了简化该视图，可以提供经由连接器连接到系统总线 310的串行总线或并行总线。如图6所示，存储器件340、I/O器件350 以及ROM 360被连接到系统总线310。但是，它们不是用于数据处理 系统300的必需元件。
可以至少从硬盘驱动器、光盘驱动器以及快闪存储器件中选择存 储器件340。可以从显示器件如液晶显示器(LCD)和诸如键盘或鼠标 的输入器件中选择I/O器件350。I/O器件350可以由输入/输出器件构 成。此外，尽管如图6所示设置每一个元件，在数据处理系统中可以 设置两个或更多相同的元件。
本发明不局限于上述实施例，而是在权利要求所述的本发明的范 围内的各种改进都是可能的，并且自然这些改进被包括在本发明的范 围内。