本发明涉及存储器，特别涉及具有能增加运算速度的线路结构的存储器。

在存储器高度集成的同时，能使存储器高速和低信号幅度工作的接口也开发出来了。因此，SSTL(短线串行终止逻辑)被提议作为这些接口的标准。为了增加DRAM(它是存储器的一种)的运算速度，DDR(双数据率)法被提了出来。在DDR法中，借助于输入和输出数据与每一时钟的前沿和后沿同步，使数据速率加倍。
这种类型的存储器具有一种结构，其中，多个存储模块并行地以一定距离或间隔安装在母板上。根据这种结构，当存储模块安装到母板上时，在模块和它们相应的连接器之间的电接触就建立起来了。为此，母板为每一储存模块提供连接的槽，并且在每个槽中布置了一组终端，使它与相应的存储模块电接触。此外，缓存器，例如多个存储单元和寄存器安装在存储模块的正面和/或反面，并通过形成在存储模块端部的端子与连接器接触。
在各种存储器中，有一种存储器，其中称为芯卡组件的控制器安装在主板上，用来控制存储模块的存储单元。根据这种存储器，数据总线，指令总线和时钟总线(在下面的说明中，这些总线简称为总线)都布线于母板上。这些总线提供了在控制器和存储单元之间、控制器和单个存储模块的寄存器之间的电连接。
在实例结构中，上面描述的总线中的数据和时钟总线直接从控制器延伸到存储模块的存储单元，而指令总线通过连接器延伸到寄存器，并通过寄存器与存储模块的存储单元连接。
此外，符合SSTL标准的存储器采用DRAM(它作为存储模块的存储单元)通过短截线与连接器连接的结构。
在上面提到的存储器中，已考虑到为时钟总线提供的时钟频率等于或高于100MHz(例如133MHz)。因此，由于采用了DDR，数据读/写速率可达到或高于200MHz。但是，最新对存储模块的要求是时钟频率从200至300MHz，在这种情况下，数据速率将升高到400至600MHz或更高。
为了响应这一要求，已提出用于存储模块的短截线结构和布线结构要减小由于阻抗失配引起的信号反射或信号畸变(日本专利申请号No.2000-068484)。但是，根据本发明人的研究，发现有各种因素妨碍这类存储模块的高速工作，并且进一步发现，无论是短截线结构的改进或存储模块结构的改进都不能满意地增加工作速度。
例如，发现下面的缺点与数据总线有关。当通过数据总线执行从安装在母板上的控制器到每一存储模块的存储单元的读出操作时，控制器进入了无终止状态。因此，在控制器中发生信号反射。此外，当由控制器执引写入操作时，也发现连接器产生信号反射，它与从控制器至连接器的数据总线的长度有关。当DRAM作为存储模块的存储单元连接时和对单个DRAM执行写数据时，也都发现信号反射。
此外，数据总线有一个与控制器相连的数据端、其它端与无反射的终止组相连，预定的终止电位作用于没有从终止电源反射的终止器，但这种结构的缺点是增加了电源数，这也可应用于指令地址总线。
对于时钟总线，为了精确地执引时钟操作，已提出了有一对互补的时钟供给存储模块的单个存储器，以便准确地执行时钟操作。在这一存储器中，控制器和每一个存储单元通过一对时钟总线相连接。没有考虑在这种结构中发生于存储单元的信号反射。

本发明的一个目的是提供能减少控制器与数据总线(指令地址总线)之间反射的存储器，以便能高速从存储单元读取数据据。
本发明的另一目的是提供能减少沿时钟总线信号反射的存储器，以便能进行快速和精确的工作。
根据本发明的一个方面，存储器包括：多个存储器单元电连接到总线；控制器，连到总线的一端，用于控制有关存储单元的读、写操作，其中，只在读操作期间提供有源终止器电路为有源给控制器。在存储器中，存储单元用各自的短截线和连接器与总线连接。此外，为防止在对多个存储单元进行的读操作期间的反射波，在控制器与最近的连接器之间提供反射预防装置，最近的连接器是指多个存储单元与总线连接的最接近控制器的一个连接器。防止反射的装置可以是一种线路，其中最近的连接器与控制器之间的特征阻抗小于存储模块的另一特征阻抗，和/或，防止反射的装置包括连接到最近的连接器和控制器的电容。
此外，根据本发明的存储器，当总线的一端连到控制器时，终止组连到相反的另一端，组成一对串联在预定电源和参考电源之间的电阻器。另一方面，总线的相反端连到由终止电阻共用的连接接头。在这种情况下，总线可以是数据总线，也可以是指令系统总线。此外，存储单元由有源终止器单元终止，总线被屏蔽。例如，这些存储单元是DRAN。
根据本发明的另一方面，存储器包括：时钟控制器，用于发射互补时钟；一对时钟总线，其端点连到时钟控制器，以传输互补时钟；多个存储单元，电连接到该对时钟总线，其中，终止电阻连到时钟控制器相反端的时钟总线对的端点，并且与终止电阻一起，时钟总线对以微分耦合终止。
存储单元通过一对电阻器与时钟总线对连接，终止电阻与最接近终止电阻的连接器对之间的间隔有满意的长度，以便实质上可作为分布常数电路。时钟总线间隔长度的阻抗基本上可作为分布常数电路的特性阻抗来确定。
根据本发明，存储器进一步包括：数据总线，用于通过多个连接器连接多个存储单元；数据总线控制器，连到数据总线的一端，用于与跨越数据总线的存储单元交换数据。在这种情况下，数据总线控制器具有有源终止器单元，当数据要从存储单元读出时，它提供源，而当数据要写入存储单元时，它保持无源，由一对串联电阻构成的终止电阻器连到数据总线控制器相反端的数据总线端。数据总线连到与寄存器对共有的连接接点，数据总线的其它端由微分耦合终止。
根据本发明的附加方面，存储器包括：多个与数据总线电连接的存储单元；数据总线控制器，与数据总线一端电连接，用于控制有关多存储单元的读、写操作，其中，数据总线控制器包括有源终止器单元和控制有源终止器单元的控制器，其中，每个存储单元也包括有源电阻单元，用于终止数据总线。在这种情况下，当要从安装在连到控制器的存储模块上的存储单元读取数据时，控制器只对要读取数据的存储单元提供有源终止器单元为无源，而对其它存储单元和数据总路线控制器提供有源终止器单元为有源。
此外，当数据要写入存储器时，控制器提供数据总路线控制器的有源终止器单元为无源，并提供存储单元的有源终止器单元为有源。
存储器进一步包括：时钟控制器，用于发射互补时钟；多个存储单元电连接到时钟总线对，其中，每个存储单元包括微分耦合终止器电路，用于终止时钟总线对。微分耦合终止器电路可结合在每个存储单元内，或可外部提供给每个存储单元。
根据本发明进一步的方面，存储器包括：时钟控制器，用于发射互补时钟；多个存储单元电连接到时钟总线对；其中，每个存储单元包括终止时钟总线对的有源终止电路。
按照本发明的另一方面，存储器包括：多个通过连接器和短截线与总线电连接的存储单元；与总线一端电连接的控制器，用于控制与存储单元有关的读、写操作，
其中，控制器与多个存储单元、连接器、电阻器和短截线之间的总线连接，使沿有关控制器的总线获得基本相等的阻抗。在这种情况下，把控制器和存储单元以沿着总线的星形连接连接在一起。
总线是数据总线或指令地址总线，控制器和存储单元不仅由总线相连，也由一对时钟总线相连，沿此线提供互补时钟。控制器与存储单元、连接器和短截线之间的总线连接，使沿时钟总线相对于控制器和存储单元的阻抗基本相等。控制器和存储单元沿时钟总线对星形连接在一起。
此外，控制器与存储单元、连接器和短截线之间的时钟总线连接，使沿时钟总线相对于控制器和存储单元的阻抗基本相等，在这种情况下，控制器与存储单元沿时钟总线星形连接在一起。
根据本发明，存储器进一步包括：指令地址总线，用于把存储单元连到多个连接器；总线控制器，连到指令地址总线的一端，用于与跨越指令地址总线的存储单元交换数据。在这种情况下，总线控制器包括有源终止器单元，当要从存储单元接收数据时，它提供有源，而当要把指令地址数据写入存储单元时，它保持无源。
根据本发明另一方面，存储器包括：多个与指令地址总线电连接的存储单元；总线控制器，连到指令地址总线的一端，来控制与存储单元有关的读、写操作，其中，总线控制器包括有源终止器单元和控制有源终止器单元的控制器，其中，每个存储单元也包括有源终止器单元，用于终止指令地址总线。在这种情况下，当要从存储单元接收时(该存储单元安装于与连接器连接的存储模块)，控制器只对要读取数据据的存储单元提供有源终止器单元为无源，而对其它存储单元和总线控制器提供有源终止器单元为有源。此外，当指令地址数据要写入存储单元时，控制器提供数据总线控制器的有源终止器单元为有源，并提供存储单元的有源终止器单元为有源。
此外，本发明可应用于存储器，其中，连到总线的存储单元可以安装在每个槽内。在这种情况下，从那里接收数据的存储单元的有源终止器单元可以是无源的，且供给这一存储单元槽的有源终止器单元可以是无源的。根据这一结构，当信号在数据接收端反射时，信号幅度可能增加。

图1是本发明实施例的存储器的布线图；图2表示有源终止器单元或用于图1中存储器控制器的有源终止器单元的示意图；图3是时钟总线的拓朴图，该图用于图1的存储器；图4是本发明另一实施例的解释存储器的布线图；图5是有源终止器单元的电路图，用于DRAM，它作为存储单元出现在图4中；图6是解释时钟总线的布线图，这可用于图4中的存储器；图7是有源终止器单元例的电路图，用于DRAM的时钟，DRAM作为存储单元出现在图4中；图8是根据本发明的附加实施例的存储器有关数据总线的拓朴图；图9是时钟总线拓朴图，用于图8中的存储器。

参见图1描述本发明第一实施例的存储器。图1中的存储器按照SSTL工作，控制器11和多个连接器(在本例中为连接器12a和12b，)安装于母板上(未画出)。其中布置有连接端的槽供给连接器12a和12b，在图1中连接器12a和12b和控制器11的连接端由数据总线13连接，它布线于或印制于母板上。为说明简单起见，当多总线实际上布于母板上时，本例中只示出一个数据总线13水平延伸于图1中。数据总路线13的一端连到控制器11，另一端连到终止组15(它将在后面说明)。为简单起见，当指令地址总线与数据总线有同样的拓朴时，只说明数据总线13。沿数据总线示出的园柱和园形单元分别代表常数路径和通孔。
图1中的存储器包括多个DRAM 16，它布置在存储模块的正面和反面，安装在基板上作为存储单存储单元。特别地，安装在连接器12a的槽内的存储模块包括DRAM 16f1和16r1，安装在连接器12b的槽内的存储模块包括DRAM 16f2和16r2。DRAM 16f1和16r1通过孔电联接，DRAM16f2和16r2一样。
在存储模块上的DRAM16f1和16r1和DRAM16f2和16r2通过短截线和电阻Rs1和Rs2与连接器12a和12b连接，Rs1和Rs2在图1中垂直放置。在本例中，短截线为3毫米和10毫米长，电阻Rs1和Rs2每个为20欧姆。
存储器的数据总线13可分为第一数据总线段，它在控制器11和最接近控制器11的连接器12之间，第二数据总线段，它在连接器12a和12b之间，和第三数据总线段，它在连接器12b和终止组或电路15之间。在本例中，第一、第二和第三数据总线段的长度分别为100毫米，10毫米和5毫米。
通过本发明者的研究，发现对这种结构的存储器，当根据由控制器11发布的读指令从每个DRAM读取数据据时发生信号反射，并且由于控制器11与连接器12a之间阻抗失配导致信号畸变。
因此，在本例中，有源终止器单元，即有源终止器20包含在连到数据总线13的一端的控制器11内，它只在从DRAM 16读取数据操作期间提供有源。还有，让连接器12a和12b之间的布线长度为10毫米，信号传送速度为每毫米7皮秒，波形前沿为0.7纳秒。在这种情况下，发现在从DRAM 16读取数据期间发生的信号反射和信号波形畸变可延伸到100毫米被抑制，或印制或布线于控制器11和最接近控制器11的连接器12a之间第一数据总线段作同样处理来抑制。当第一数据总线段变长时，这一数据总线段基本上可作为分布常数电路来处理，第一数据总线段的阻抗可作为分布常数电路的特性阻来处理。
此外，发现当约为7微微法的阻抗补偿或校正电容器Cc连在控制器11连接器12a之间时，信号波形畸变优先得到抑制。在本例中，阻抗补偿电容Cc连在离控制器11的55毫米处，亦即离连接器12a的45毫米处。
这就意味着将提供第一数据总线段的特性阻抗小于其它数据总线段的特性阻抗。当控制器11和最近的连接器12a之间的第一数据总线段的特性阻抗小于其它其它数据总线段的阻抗时，出现在读出波形上的反射减小了，结果，读出波形得到了改善。
如上面提到的，控制器11和最近的连接器12a之间的第一数据总线段的布线长度增加，其特性阻抗降低。用这种结构，出现在数据读出期间返回的反射波延迟了，归因于反射波的波形畸变被抑制。因此，在本例中，防止反射的装置是由控制器11和最近的连接器12a之间的布线构成的，为此，调整长度和/或提供校正电容。
DRAM 16是由低电源电压VDDQ操作，它低至1.8伏并由电源VDDQ供电。在这种情况下，电压VDDQ也是从DRAM 16的电源获得的，并加到连到数据总线13另一端的终止组15。如图1所示，终止组15是这样设计的，使100欧姆的电阻串联在电源与地之间，从串联电阻的接触点获得的0.9伏电压加到数据总线13。因此，很明显，终止组15是由中心抽头的终止组构成。当采用这样的中心抽头终止组时，SRAM 16中的存储单元的电源电压也可作为终止组15的电源，因而消除了对多余电源的需求。
现在参图1和图2说明为控制器11提供的有源终止器电路20。简单地说，有源终止器电路20只在从DRAM 16读出数据期间是有源的，并终止数据总线13。如图2所示，有源终止器电路20连到控制单元201，它输出读控制信号Rc或写控制信号Rcbar给有源终止器电路20。此外，控制单元201输出写数据至数据总线13，并从数据总线13接收读出数据。控制单元201，借助于指令地址线202进一步连到DRAM 16f1，16r1，16f2和16r2，它沿着指令地址线202输出写或读指令(图2)。
图2中有源终止器电路20包括由P通道MOS晶体管205，500欧姆的第一电阻Ra1，500欧姆的第二电阻Ra2，和N通道MOS晶体管206组成的串联电路。串联电路连在电源VDDQ端与地电位端之间。如图2所示，P通道MOS晶体管205的源连到电源端，N通道MOS晶体管206的源连到地，串联的第一电阻Ra1和第二电阻Ra2连在MOS晶体管205和206的漏极之间。P通道MOS晶体管205的栅极通过反转器207连到控制单元201，N通道MOS晶体管的栅极直接连到控制单元201。
用这种结构，根据从控制单元201接收的读控制信号Rc，接通MOS晶体管205和206，有源终止器电路20提供有源，1/2 VDDQ电压加到数据总线13。结果，数据总线13由有源终止器电路20终止，并根据读指令，把从DRAM 16读出的数据传输到控制单元201。于是，当从控制单元201接收写控制信号Rcbav时，MOS晶体管205和206断开，有源终止器电路20提供无源，亦即置于无效状态，并释放数据总线13的一端。在这种状态中，从控制单元201接收的写数据根据写指令输出给数据总线13，并写入永久DRAM 16中。
因为控制器11包括有源终止器电路20，当选择有源状态中的终止电阻值时，它在数据写操作期间呈现无源，而在数据读操作期间呈现有源，防止了数据总线13与控制器11之间在读取数据据时的信号反射。
根据图1例，因为数据总线13与DRAM 16f1，16r1，16f2和16r2(它通过连接器12a和12b和短截线连接)之间的反射也可防止，快速读取数据时无任何反射影响。
包括时钟总线31a和31b的存储器参考图3说明。图3中的存储器采用微分时钟，时钟总线31a和31b包括微分信号布线结构。图3中的时钟总线31a和31b是如此构成的，使它们能共用图1存储器的数据总线13。特别是，图3中的存储器包括安排在母板上的控制器11，和从控制器11延伸的时钟总线31a和31b。图3中的控制器11不仅包括有源终止器电路20和图1中的控制单元201，也包括时钟发生器208，它连到时钟总线31a和31b，并输出互补时钟WCLK和WCLKB给时钟总线31a和31b。
因为普通的时钟发生器可被用作为时钟发生，用来产生互补时钟WCLK和WCLKB，无需给出进一步说明。因为互补时钟传输给单个存储模块的存储单元(亦即DRAM 16)，时钟的前沿和后沿可在存储单元中精确检测。
在图3所示的例中，由控制器11沿时钟总线31a输出的时钟WCLK通过连接器12c和短截线33a送到分支单元34a，并由分支单元34a送给DRAM 16f1和16r1，它们分别布置在存储模块的正面和反面。此外，沿着时钟总线31b输出的时钟WCLKB，通过连接器12a，短截线33b和分支单元34b传输，并供给DRAM 16f1和16r1，后者布置在存储模块的正面和反面。
同样，互补时钟WCLK和WCLKB通过连接器12a和12f、短截线33c和33d和分支单元34c和34d传给DRAM 16f2和16r2，应注意，连接器12c和12d提供在在槽(槽1)，其中布置有图1中的连接器12a，连接器12e和12f提供在槽(槽2)内，其中布置有连接器12b。
具有图3结构的存储器具有微分耦合终止器电路，其中在一面的时钟总线端13a和31b连到控制器11，在另一面的终止点用终止电阻Rtt互相连接，Rtt为100欧姆。当时钟总线端31a和31b用微分耦合终止器电路终止时，改善的终止效果可供给时钟WCLK和WCLKB的微分单元。此外，因为这种结构的终止器电路无需电源，所以价格降低。
在本例中，终止电阻Rtt和连接器12e或12f之间的距离定为25毫米，终止电阻Rtt前的连接器12e或2d与连接器12e或2f之间的距离定为10毫米。此外，控制器11与连接器12c或12d之间的距离定为100毫米，阻抗补偿电容Cc(其值为7微微法，并位于离控制器11的55毫米处)在最接近控制器11的地方。当连接器12e或12f与终止电阻Rtt之间的距离伸长时，它们之间的时钟总线段可作为分布常数电路控制，在AC时间的信号幅度，也就是说在信号改变时的信号幅度可能增加。从前面的描述很明显看出，当控制器11和DRAM中的一个作为接收端工作时，阻抗补偿电容Cc连在远离控制器11或DRAM的位置。因为阻抗补偿电容Cc离开接收端一定距离，可减少来自接收端的反射。
图3中的DRAM和连接器用短截线33a，33b，33c和33d互相连接。在图3中，短截线33a至33d的每一长度是23.5毫米，20欧姆的短截线电阻RS1，RS1B，RS2和RS2B插在短截线33a至33d接近连接器的地方，并作为集中常数单元。
应注意到，通过把时钟总线31a和31b与其它数据总线13屏蔽可减少交扰噪声。已经确认，当终止电阻Rtt和在前面紧挨着的连接器(终止电阻Rtt与连接器12e或12f)之间的时钟总线长度选在10至25毫米范围内时，在信号过渡时间，信号幅度能够增加。
此外，只有一对时钟总线31a和31b可供给8个数据总线13，亦即时钟总线对31a和31b可供每个字节用，在这种情况下，与时钟总线提供给更多数据总线用的情况相比，时隙的变化可以减少。特别是，当图3的时钟总线结构与具有图1所示的8个数据总线的结构相组合时，亦即当时钟总线31a和31b供每字节通道用时，时间宽限明显增加。此外，当时钟总线31a和31b与其它数据总线屏蔽时，交扰噪声能进一步减少。
如上所述，图1和图3中的DRAM 16f1和16r1和DRAM 16f2和16r2作为存储单元安装在存储模块安装基板的正面和反面，这些基板可折卸地插入形成在母板上的槽。换句话说，图1和3中的存储器包括多个槽，连接到总线上的存储单元安装在槽内。考虑到这种结构，受终止控制的两个存储单元可供每个槽用，并且这也可应用于其它实施例中。
将参考图4说明本发明的其它实施例的存储器。在图4的存储器中，存储器11包括有源终止器电路20和控制单元201，它分别相应于图2中的有源终止器电路20和控制单元201。存储器包括作为存储单元的DRAM16f1和16r1和DRAM 16f2和16r2，它们安装在存储模块的正面和反面，这些存储模块插入用于连接器12a和12b的槽(槽1和槽2)中。此外，像图1中那样，DRAM 16f1和16r1和DRAM 16f2和16r2分别电连到分支单元和连接器12a和12b的短截线。
DRAM 16f1，16r1，16f2和16r2与图1中的不同，它们是用有源终止器单元161至164终止。当有源终止器单元161至164可与单个DRAM相结合或外部与它相连时，在本例中假定图4中的有源终止器单元161至164在DRAM 16f1和16r2的输入缓存器之前相连。
无论如何，所示的有源终止器单元161至164这样构成，使它们在数据被写入DRAM 16f1至16r2时被激活，而读取数据据的不被激活。当这些有源终止器单元161至164被采用时，驱动它们的电源可与DRAM的电源共用，所以与母板上单个有源终止器单元设置的终止器电源相比可降低成本。
如上所述，DRAM 16f1和16r1通过连接器12a和数据总线13连到控制器11，同样，DRAM 16f2和16r2通过连接器12b和数据总线13达到控制器11。DRAM 16f1至16r2也通过指令总线连到控制器11，用于交换读、写指令，通过控制信号线连到控制器11，用于交换各种类型的控制信号，通过指令地址寄存器和中继线路连到控制器11。为简单起见，指令总线，用于交换各类控制信号的控制信号线，指令地址寄存器和中继线路未画在图4中。
在这种结构中，当从DRAM 16f1，16r1，16f2和16r2中的特定DRAM(在本情况中为DRAM 16f1)读取数据时，控制器11的控制单元201通过指令总线(未画出)发布读指令给特定的DRAM 16f1，在这种情况中，控制器11的控制单元201通过控制信号线发送终止控制信号，以使进入工作状态，也就是说，所有连到连接器12a和12b的DRAM 16f1至16r2的有源终止器单元161处于有源状态，当收到读指令的特定DRAM 16f1准备读取数据据时，内部产生输出起动信号。然后，对特定的DRAM 16f1，其中内部产生输出起动信号，有源终止器单元161进入非操作状态，亦即呈现无源，而当从特定DRAM 16f1读取数据时，其它DRAM的有源终止器单元162，163和164(它们没有收到读指令)保持在工作状态。
从DRAM 16f1读的数据沿着数据总线13送到控制器11。像图1中那样，图5中的有源终止器电路20供给控制器11，如同参考图5的说明那样，根据从控制单元201收到的读控制信号，有源终止器电路20被置入工作状态，亦即呈现有源来输出读指令。
结果，从DRAM 16f1读的数据，象图1中那样输出到控制器11，没有被连接器12a和数据总线13反射。
当数据要写入DRAM 16f1时，控制单元201通过指令总线输出写指令给DRAM 16f1，并输出终止控制信号给连到数据总线13的DRAM16f1，16r1，16f2和16r2。在这种情况下，把写控制信号传给控制器11的有源终止器电路20，有源终止器电路20呈现无源并被释放。
根据接收的终止控制信号，首先，DRAM 16f1至16r2的有源终止器单元161至164在读期间呈现有源，进一步，根据接收的写指令，特定的DRAM 16f1被置于能写状态，并内部产生输出起动信号。在写操作期间，DRAM 16f1的有源终止器单元161保持有源，其它DRAM的有源终止器单元162至164也同样。在这种状态中，写数据是由控制器11通过数据总线写到DRAM 16f1。在此时，DRAM 16f1由有源终止器单元161终止，只要对有源状态中的终止电阻设置合适的值，DRAM 16f1引起的反射就可防止。如上所述，当数据要被控制器11写入DRAM 16f1时，只有控制器11的有源终止器电路20呈现无源，而所在数据接收端的DRAM的有源终止器单元161至164，包括DRAM 16f1，呈现有源。
将对读、写操作作一般性说明。当读操作开始时，从要读取数据据的特定DRAM 16的有源终止器电路20呈现无源，其它DRAM 16和控制器11的有源终止器单元20保持有源。当写操作开始时，只控制器11的有源终止器电路20呈现无源，而所有在数据接收的DRAM 16有源终止器单元161至164保持有源。
因为在数据传输端的有源终止器单元呈现无源(亦即断开)，在数据接收端的有源终止器单元呈现有源(接通)，这就可能实现无反射的存储器。此外，虽然在上面的实施例中，对它的说明是在假设在数据接收的所有DRAM的有源终止器单元在写操作期间呈现接通状态下作出的，但本发明并不限于这种结构。例如，只有要写数据的槽的DRAM可呈现断开状态，而其它槽的DRAM的有源终止器单元可呈现接通状态。在这种情况下，当信号在数据接收端反射时，因为信号幅度增加，所以信号可以容易捕获。
参考图5，将对电路例作出说明。该电路可用图4中DRAMc 16f1，16r1，16f2和16r2的有源终止器单元161至164的例子。如图5所示，DRAM的有源终止器单元包括终止单元50，在写数据时工作的接收单元51，在读取数据据的工作的传输单元52，和终止控制电路54。在数据写操作期间，接收单元51写，在DRAM的存储单元中，写从数据总线13接收的数据，在数据读操作期间，传输单元52和数据总线13输出从存储单元读的数据。
终止控制电路54响应于与控制信号一起传输的写/读控制信号W/R操作，特别是，根据从控制器11的控制单元201接收的写控制信号W，终止控制电路54输出高(H)电压信号给终止单元50，作为终止控制信号。当接收读控制信号R和当在DRAM中产生输出起动信号Eb时，终止控制单元50输出低(L)电平信号给终止单元，作为终止控制信号。即使根据读控制信号R的接收，没有产生输出起动信号Eb时，终止控制电路54输出H电平信号。因为终止控制电路54可以用简单的逻辑电路实现，将不给出详细的说明。
终止单元50包括P通道MOS晶体管501，它的源极连到电源端，以应用电源电压VDDQ；N通道MOS晶体管502，其源极连到GND端。两个电阻器503和504串联在MOS晶体管501和502的漏极之间，数据总线13连到电视503和504的公共点。此外，终止控制信号通过变换器505由终止控制电路54传给P通道MOS晶体管501的栅极，也直接传给N通道MOS晶体管502的栅极。
用这种结构，当H电平信号作为终止控制信号由终止控制电路54传送时，MOS晶体管501和502呈现接通状态，结果，终止单元50呈现有源。在这种状态中，电源电压VDDQ由电阻503和504分压，数据总线13终止于由电阻503和504分压比确定的电压。当电阻503和504具有相等的电阻值时，数据总线以(VDDQ/2)电压终止在DRAM内。然后，当L电平信号作为终止控制信号传给控制电路54时，MOS晶体管501和502呈现断开状态，终止单元50呈现无源。此后，当DRAM用上面描述的终止单元终止时，操作以图4中提到的状态执行。
在图6中示出了适合于图4中存储器数据总线的时钟总线结构。图6的存储器不同于图3的存储器，其中微分耦合终止电阻Rtt1和Rtt2提供作为存储单元的DRAM 16f1，16r1，16f2，16r2用。微分耦合终止电阻Rtt1和Rtt2的电阻值为300欧姆，且连在一对时钟总线之间，互补时钟WCLK和WCLKB通过它传给DRAM。用于单个DRAM的圆和矩形专门代表组件的插头和插座。
特别是，时钟总线31a通过连接器12c和12d连到短截线33a和33d，时钟总线31b通过连接器12d和12f连的短截线33b和33e，短截线33a由分支单元分支，以获得两个分支，这些分支连到DRAM 16f11和6r1。通过连接器12a连到时钟总线31b的短截线33b由分支单元分支，这些分支单元连到DRAM 16f1和16r1。用这种布置意味着时钟总线31a将被分支，以获得两个分支，它们连到两个DRAM 16f1和16r1，后者安装在存储模块的正面和反面，也意味着时钟总线31b连接于两个DRAM 16f1和16r1。用这种布置，时钟WCLK和WCLKB被传送到DRAM 16f1，也传送到DRAM 16r1。
同样，时钟总线31a通过短截线33d和连到连接器12e的分支单元连到DRAM 16f2和16r2，而时钟总线31b通过短截线33d和分支单元也连到DRAM 16f2和16r2。因此，时钟WCLK和WCLKB传送给DRAM 16f2，也传送给DRAM 16r2。在图6的这一例中，连到DRAM 16f1和16f2的时钟总线对由微分耦合终止电阻Rtt1和Rtt2终止，它们是由外部提供给DRAM 16f1和16f2的。另一方面，这些终止电阻并不提供给安装在DRAM16f1和16f2反面的DRAM 16r1和16r2；但是，DRAM 16r1和16r2也可用终止电阻终止。在这一例中，用于DRAM 16的微分耦合终止电阻Rtt1和Rtt2已外部连接；但是，这些电阻可以与DRAM 16的存储单元相结合。
如例中所示，终止电阻Rtt1和Rtt2只提供给安装在每个存储模块正面或反面的DRAM用，当这些终止电阻Rtt1和Rtt2选择改变的时候，就可执行各种读/写操作。因为使用了微分耦合终止电阻，终止组不需要电源，存储器的价格能降低，当这种结构与图4中数据总线结构一起使用时，所获得的效率会增加。
上面提到的说明是参考图6的结构作的，其中。最接近DRAM时钟总线31a和31b的端用微分耦合终止电阻终止。但是，如图7所示，代替微分耦合电阻。时钟总线可用有源终止器单元来代替，后者采用MOS晶体管的开关使电阻接通或断开。此外，优先的方法是图7的有源终止器单元结合在DRAM内。从图7明显可见，电阻选择信号和互补时钟CLK和CLKB(亦即WCLK和WCLKB)(将在后面描述)传输给有源终止器单元。用这种结构，有源终止器单元的终止电阻可根据电阻选择信号改变。
有源终止器单元的终止电阻在下面两种情况中变化：当DRAM只安装在存储模块的正面或反面和DRAM安装在存储模块的两面。此外，有源终止器单元的终止电阻根据接在槽或多个槽内的存储模块数改变。
考虑到这些情况，在图7的例中，高电平信号或低电平信号作为电阻选择信号，由存储模块传给有源终止器单元的终止控制电路。结果，有源终止器单元的电阻按照存储模块或槽的状态而改变。根据电阻控制信号的接收，终止控制电路输出相应的逻辑信号“1”或“0”给N通道MOS晶体管对61和62的栅极。电阻Rtt1的一端连到漏极和N通道MOS晶体管的源极，时钟CLK和CLKB传送给其它一端。
用这种结构，当N通道MOS晶体管61和62被选择接通或断开时，有源终止器单元的终止电阻可改变成三种电平中的一种。因此，图7中的有源终止器单元，由于考虑到存储模块的连接而改变终止电阻，设计的自由度增加了。
图8是根据本发明的附加例的存储器。像图1中一样，这一存储器包括安装在母板上的控制器11，连到控制器11的数据总线13和与数据总线13电连接的连接器12a和12b。此外，布置在存储模块上的存储单元DRAM 16f1，16r1，通过短截线17a连到连接器12a，而DRAM 16f2和16r2，通过短截线17b连到连接器12b。如同图4中的情况，有源终止器单元供给DRAM用，这种有源终止器单元具有与图5中的电路相同的结构。
与图2中相同的有源终止器单元供给控制器11用。当控制器11的控制单元201执行处理(它将在下面描述)时，执行对控制器11的有终止器电路和DRAM 16f1，16r1，16f2和16r2的有源终止器单元的终止控制。
在图8的存储器中，阻抗这样调节，使控制器11与连接器12a之间的阻抗等于从连接器12a向DRAM 16f1和16r1看的阻抗和从连接器12b向DRAM 16f2和16r2看的阻抗之和。因此，电阻Rs0作集中常数电路单元连到数据总线13，电阻Rs1和Rs2连到短截线17a和17b。在本例中，用于Rs0，Rs1和Rs2的电阻调节到Z0/3，其中Z0表示数据总线13的特性阻抗。结果，在连接器12a的位置变成中性点。在这种情况中，从中性点向控制器11看的阻抗，向DRAM 16f1和16r1看的阻抗和向DRAM16f2和16r2看阻抗都互相相等。于是，防止了控制器11与DRAM之间的反射。也就是说，存储器这样设计，使控制器11和DRAM 16f1，16r1，16f2和16r2用星形联接在一起。此外，因为从终止端(亦即控制器11或每个DRAM 16)沿星形连接的单条线的阻抗，在数据传输端匹配，可防止数据反射。
这就意味着数据总线13、连接器、电阻器和控制器11与DRAM之间的短截线以下述状态连接，即：控制器11与连到DRAM的数据总线13被分支之前的点之间的阻抗基本上与从分支点向数据总线13分支点后面看的阻抗相匹配。当图8中的例子一般化时，控制器11和DRAM沿着n条具有同样特性阻抗20的线，并通过具有阻抗为Z0/n的电阻相连。用这种布置，阻抗匹配明显完成了。但应该注意到，当电阻Rs0没有被连接时，借助于调节通过母板沿存储模块的布线也能获得相同的效果。
如上所述，当保持阻抗匹配状态时，执行对下列数据写和读的终止操作。首先，给出处理的说明，在控制器11的控制下，从连到连接器12a的DRAM 16f1或16r1读取数据。在此处理期间，在数据发送端槽内DRAM16f1或16r1的有源终止器单元呈现无源，而数据接收端控制器11的有源终止器电路20呈现有源，DRAM 16f2和16r2的有源终止器单元也呈现有源，亦即置于工作状态。
当控制器11的有源终止器电路20的控制单元从连到连接器12b的DRAM 16f2或16r2读取数据据时，DRAM 16f2或16r2呈现无源，亦即置入非工作状态，连到连接器12a的DRAM 16f1和16r1的源终止单元置于工作状态。在此时，在数据接收端的控制器11的有源终止器电路也呈现有源。如同图2所描述的，控制器11的有源终止器电路20，在执行从DRAM读取数据据的操作期，置于工作状态。
当数据要写到连到连接器12a的DRAM 16f1和16r1时，在控制器11的控制下，DRAM 16f1和16r1和DRAM16f2，16r2置于工作状态。当数据要写到连到连接器12b的DRAM 16f2和16r2时，在控制器11控制下，DRAM 16f1和16r1和DRAM16f2和16r2置于工作状态。在此时，在数据发送端控制器11的有源终止器电路20呈现无源，亦即被释放。
因为执行上面操作的控制器11的有源终止器电路20和DRAM 16的有源终止器单元可用图2和图5中的电路来实现，因此无需对它们作进一步详细的说明。
已经给出了对发送操作的说明，据此，在数据发送端的有源终止器单元呈现无源，而在数据接收端的所有有源终止器单元呈现有源。但是，在数据发送端的有源终止器单元可选择呈现无源，数据接收端的多个有源终止器单元中，只有接收数据的有源终止器单元可呈现无源，而剩下的有源终止器单元可呈现有源。在这种情况下，数据接收的DRAM用其它DRAM的有源终止器单元终止。
这一工作将作比较专门的说明。当要从连接到连接器12a的DRAM16f1和16r1读取数据时，DRAM 16f1和16r1的有源端单元呈现无源，而其它的DRAM 16f2和16r2的有源终止器单元呈现有源，控制器11的有源终止器电路20也一样。当要从连到连接器12b的DRAM 16f2和16r2读取数据时，DRAM 16f2和16r2的有源终止器单元呈现无源，而其它DRAM 16f1和16r1呈现有有源，控制器11的有源终止器电路20也一样。据此，发送端的有源终止器单元选择呈现无源，数据接收端的控制器11的有源终止器电路20呈现有源，这种工作与上面描述的工作相同。
当数据要与连到连接器12a的DRAM 16f1和16r1时，控制器提供有源的有源终止器电路20；只提供要写数据的DRAM 16f1和16r1无源的有源终止器单元；提供其它DRAM 16f2和16r2无源的有源终止器单元。同样，当数据要与到DRAM 16f2或16r2，控制器11提供DRAM 16f2或16r2无源的有源终止器单元；提供控制器11无源的有源终止器电路；和提供DRAM 16f1和16r1有源的有源终止器单元。这一终止控制操作由控制器11的控制单元201执行。用这种工作，当获得阻抗匹配时，也能交换数据。
在本实施例中，只有数据接收端槽内的DRAM的一个有源终止器单元在写操作期间置于非工作状态，而其它有源终止器单元置于工作状态。另一方面，数据发送端的控制器11的有源终止器电路置于非工作状态。在这种状态中，可实现阻抗匹配。即使当数据接收的DRAM的有源终止器单元被释放时，亦即呈现无源和当其它DRAM的有源终止器单元置于工作状态时，亦即呈现有源，仍可获得阻抗匹配和防止反射波。
图9中所示的存储器包括适合于图8中存储器的数据总线的时钟总线结构。与图8中数据总线13一样，存储器的时钟总线31a和31b用星形连接在一起。亦即对于时钟总线31a，置控制器11和电阻Rs0之间的阻抗等于Rs0后的合成阻抗。因此，电阻Rs0沿着时钟总线31a和31b插入，电阻Rs1，Rs2，Rs3和Rs4插入于短截线33a，33b，33c和33d。在本例中，为电阻Rs1，Rs2，Rs3和Rs4设置的阻值为Z0/3。应注意到，当Rs0未连接时，用调节沿母板和存储模块上的布线的特性阻抗也能获得同样的效果。
在图9的存储器中，300欧姆的微分耦合终止电阻Rtt1和Rtt2，作为时钟总线31a和31b的终止端连到DRAM 16f1和16r1和DRAM 16f2和16r2。借助于连接这些微分耦合终止电阻Rtt1和Rtt2可减少时钟的变化，并且用这种结构，可防止时钟脉冲的反射和波形的畸变。时钟总线31a和31b最接近控制器11的终止端也可用微分耦合终止电阻终止。
当本例中时钟总线拓朴与数据总线13一起使用时，无论对数据总线13和时钟总线都能减少反射引起的影响。
数据总线主要采用了对图1，图4和图8实施例中给出的说明。但是，同样的控制操作也可对具有同样结构的指令地址总线进行。具体地说，为对指令地址总线执行终止处理，控制器连到指令地址总线，它包括用于终止总线的有源终止器单元。当指令地址要传送给存储单元时，有源终止器单元呈现无源或有源。
如上所述，根据发明，提供的存储器，其中控制器和多个存储模块安装在母板上，多个存储单元供给每个存储模块；其中控制器和存储单元用数据总线和/或时钟总线相连接；和其中控制器与存储单元之间的反射和波形畸变能被抑制。