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磁存储器和存储器系统

阅读：402发布：2020-05-12

IPRDB可以提供磁存储器和存储器系统专利检索，专利查询，专利分析的服务。并且本公开涉及磁存储器和存储器系统。根据一个实施例，磁存储器包括：具有第一电阻状态或第二电阻状态的第一磁阻效应元件；以及读取电路。读取电路被配置为：将第一读取电压施加到第一磁阻效应元件，保持由第一读取电压造成的第一充电电位，将高于第一读取电压的第二读取电压施加到第一磁阻效应元件，保持由第二读取电压造成的第二充电电位，以及基于第一充电电位与第二充电电位之间的比较结果来确定第一磁阻效应元件是处于第一电阻状态还是处于第二电阻状态。，下面是磁存储器和存储器系统专利的具体信息内容。

权利要求

1.一种磁存储器，包括：

第一磁阻效应元件，所述第一磁阻效应元件具有第一电阻状态或第二电阻状态；以及读取电路，所述读取电路被配置为：将第一读取电压施加到第一磁阻效应元件，保持由第一读取电压造成的第一充电电位，将高于第一读取电压的第二读取电压施加到第一磁阻效应元件，保持由第二读取电压造成的第二充电电位，以及基于第一充电电位与第二充电电位之间的比较结果来确定第一磁阻效应元件是处于第一电阻状态还是第二电阻状态。

2.如权利要求1所述的存储器，其中

第一读取电压的第一脉冲宽度比第二读取电压的第二脉冲宽度宽。

3.如权利要求2所述的存储器，其中

第一脉冲宽度和第二脉冲宽度是基于第一时段和第二时段来设置的，在第一时段期间第一电位达到第一值，在第二时段期间第二电位达到第一值；

第一电位是在施加第一读取电压时由具有第一电阻状态的第一磁阻效应元件造成的充电电位和在施加第一读取电压时由具有第二电阻状态的第一磁阻效应元件造成的充电电位之间的电位，以及第二电位是在施加第二读取电压时由具有第一电阻状态的第一磁阻效应元件造成的充电电位和在施加第二读取电压时由具有第二电阻状态的第一磁阻效应元件造成的充电电位之间的电位。

4.如权利要求3所述的存储器，还包括

控制电路，所述控制电路控制第一脉冲宽度和第二脉冲宽度，其中，

控制电路包括

第二磁阻效应元件，所述第二磁阻效应元件具有第一电阻状态，第三磁阻效应元件，所述第三磁阻效应元件并联电连接到第二磁阻效应元件并具有第二电阻状态，以及第一监视器电路和第二监视器电路，所述第一监视器电路和所述第二监视器电路监视由向第二磁阻效应元件和第三磁阻效应元件施加第一读取电压和第二读取电压造成的充电电位。

5.如权利要求4所述的存储器，其中

在施加第一读取电压时，当充电电位达到第一值时，第一监视器电路向读取电路供给第一信号，读取电路基于第一信号停止施加第一读取电压，在施加第二读取电压时，当充电电位达到第一值时，第二监视器电路向读取电路供给第二信号，以及读取电路基于第二信号停止施加第二读取电压。

6.如权利要求1所述的存储器，还包括

写入电路，所述写入电路被配置为向第一磁阻效应元件供给写入电流或写入电压，以便将第一磁阻效应元件的电阻状态设置为第一电阻状态或者第二电阻状态，其中，在判断出第一磁阻效应元件的电阻状态之后，写入电路将第一磁阻效应元件的电阻状态设置为与第一磁阻效应元件的电阻状态的判断结果相同的电阻状态。

7.如权利要求6所述的存储器，其中

在第一磁阻效应元件具有第二电阻状态的情况下第一磁阻效应元件的电阻值高于在第一磁阻效应元件具有第一电阻状态的情况下第一磁阻效应元件的电阻值，以及当第一磁阻效应元件的电阻状态为第二电阻状态时，写入电路将写入电流或写入电压供给第一磁阻效应元件，以将第一磁阻效应元件的电阻状态设置为第二电阻状态。

8.如权利要求1所述的存储器，其中

读取电路包括

第一电路，所述第一电路基于第三信号向第一磁阻效应元件施加第一读取电压，以及第二电路，所述第二电路基于第四信号向第一磁阻效应元件施加第二读取电压。

9.如权利要求1所述的存储器，其中

在向具有第二电阻状态的第一磁阻效应元件施加第二读取电压的情况下第一磁阻效应元件的电阻值低于在向具有第二电阻状态的第一磁阻效应元件施加第一读取电压的情况下第一磁阻效应元件的电阻值。

10.如权利要求1所述的存储器，其中

读取电路包括

第一保持器，所述第一保持器保持第一充电电位，第二保持器，所述第二保持器保持第二充电电位，感测部分，所述感测部分包括电连接到第一保持器的第一节点和连接到第二保持器的第二节点，第一开关元件，所述第一开关元件电连接在第一保持器和第一节点之间，以及第二开关元件，所述第二开关元件电连接在第二保持器和第二节点之间。

11.如权利要求10所述的存储器，其中读取电路包括

第三开关元件，所述第三开关元件电连接在第一磁阻效应元件和第一保持器之间，第四开关元件，所述第四开关元件电连接在第一磁阻效应元件和第二保持器之间，在施加第一读取电压时，第三开关元件被接通，第四开关元件被关断，在施加第二读取电压时，第三开关元件被关断，并且第四开关元件被接通。

12.如权利要求11所述的存储器，其中第三开关元件由处于第一电平的第一控制信号接通，并由处于第二电平的第一控制信号关断，第四开关元件由处于第一电平的第二控制信号接通，并由处于第二电平的第二控制信号关断，以及期间第一控制信号被设置为第一电平的时段比期间第二控制信号被设置为第一电平的时段长。

13.如权利要求10所述的存储器，其中读取电路包括

第一晶体管，所述第一晶体管具有电连接到第一磁阻效应元件的第一端子和电连接到第一端子的第一栅极，第二晶体管，所述第二晶体管具有电连接到第一栅极的第二栅极和电连接到第一保持器的第二端子，以及第三晶体管，所述第三晶体管具有电连接到第一栅极的第三栅极和电连接到第二保持器的第三端子。

14.如权利要求10所述的存储器，其中在施加第二读取电压之后，第一开关元件和第二开关元件同时被接通。

15.如权利要求10所述的存储器，其中当第一充电电位高于第二充电电位时，第一节点的电位高于第二节点的电位，以及当第一充电电位低于第二充电电位时，第一节点的电位低于第二节点的电位。

16.如权利要求10所述的存储器，其中在施加第一读取电压之前，第一节点和第二节点被设置为放电状态。

17.如权利要求10所述的存储器，其中读取电路包括第二保持器和第二节点之间的第三电路，以及第三电路的输出信号被设置为第三电路的输入信号的1/α。

18.如权利要求17所述的存储器，其中α是基于第一读取电压与第二读取电压之比的值。

19.如权利要求1所述的存储器，其中

读取电路包括

第一保持器，所述第一保持器保持第一充电电位，第二保持器，所述第二保持器保持第二充电电位，感测部分，所述感测部分包括第一节点和第二节点，第一晶体管，所述第一晶体管具有电连接到第一磁阻效应元件的第一端子和电连接到第一端子的第一栅极，第一开关元件，所述第一开关元件具有电连接到第一保持器的第二端子和电连接到第一栅极的第三端子，第二开关元件，所述第二开关元件具有电连接到第二保持器的第四端子和电连接到第一栅极的第五端子，第二晶体管，所述第二晶体管具有电连接到第一保持器的第二栅极和电连接到第一节点的第六端子，以及第三晶体管，所述第三晶体管具有电连接到第二保持器的第三栅极和电连接到第二节点的第七端子。

20.一种存储器系统，包括：

如权利要求1所述的磁存储器；以及

被配置为向所述磁存储器发送命令的控制器。

说明书全文

磁存储器和存储器系统

[0001] 对相关申请的交叉引用

[0002] 本申请基于并要求于2016年11月21日提交的日本专利申请No.2016-226364的优先权的权利，该申请全部内容通过引用并入本文。

技术领域

[0003] 本文描述的实施例一般而言涉及磁存储器和存储器系统。

背景技术

[0004] 作为诸如SRAM和DRAM的易失性存储器的替代存储器，诸如自旋转移-转矩(STT)-MRAM的非易失性存储器已经引起关注。

[0005] 促进诸如数据写入和数据读取的各种操作的研发，以提高非易失性存储器的特征和功能。

附图说明

[0006] 图1是用于解释实施例的磁存储器的构造示例的图；

[0007] 图2是示出该实施例的磁存储器的存储器单元格阵列的构造示例的等效电路图；

[0008] 图3是示出该实施例的磁存储器的存储器单元格的结构示例的示意剖面图；

[0009] 图4A和4B是用于解释该实施例的磁存储器的操作的图；

[0010] 图5和6是用于解释该实施例的磁存储器的操作的图；

[0011] 图7是示出第一实施例的磁存储器的操作示例的流程图；

[0012] 图8是示出该实施例的磁存储器的读取电路的构造示例的等效电路图；

[0013] 图9是示出第一实施例的磁存储器的操作示例的时序图；

[0014] 图10是示出第二实施例的磁存储器的操作示例的流程图；

[0015] 图11是示出第二实施例的磁存储器的操作示例的时序图；

[0016] 图12是示出第三实施例的磁存储器的构造示例的示意图；

[0017] 图13是示出第三实施例的磁存储器的构造示例的等效电路图；

[0018] 图14是示出第三实施例的磁存储器的操作示例的时序图；

[0019] 图15是示出第三实施例的磁存储器的构造示例的等效电路图；

[0020] 图16、图17、图18和图19是示出第四实施例的磁存储器的构造示例的等效电路图；以及

[0021] 图20和图21是示出第五实施例的磁存储器的构造示例的等效电路图。

具体实施方式

[0022] 一般而言，根据一个实施例，磁存储器包括：具有第一电阻状态或第二电阻状态的第一磁阻效应元件；以及读取电路，读取电路被配置为将第一读取电压施加到第一磁阻效应元件，保持由第一读取电压造成的第一充电电位，将高于第一读取电压的第二读取电压施加到第一磁阻效应元件，保持由第二读取电压造成的第二充电电位，以及基于第一充电电位与第二充电电位之间的比较结果来确定第一磁阻效应元件是处于第一电阻状态还是处于第二电阻状态。

[0023] [实施例]

[0024] 在下文中，将参考图1至21详细描述给出的实施例。在下面的解释中，相同的标号表示具有相同功能和构造的构成要素。在以下的实施例中，当具有在标号末尾添加的数字/字母以用于区分的元素(诸如字线WL、位线BL以及各种电压和信号)彼此没有不同时，使用省略最后的数字/字母的表述。

[0025] (1)第一实施例

[0026] 将参考图1至9描述第一实施例的存储器设备(例如，电阻变化型存储器，诸如磁存储器)。

[0027] (a)构造

[0028] 将参考图1至4描述该实施例的存储器设备的构造示例。

[0029] 图1是用于解释第一实施例的存储器设备的构造示例的框图。

[0030] 如图1中所示，存储器设备1直接或间接地连接到存储器控制器5。存储器设备1和存储器控制器5被包括在存储器系统中。

[0031] 存储器控制器5可以控制存储器设备1的操作。存储器控制器5包括CPU、缓冲存储器、工作存储器、ECC电路等。

[0032] 存储器控制器5基于来自主机设备(未示出)的请求生成命令。存储器控制器5将生成的命令发送到电阻变化型存储器1。

[0033] 存储器控制器5基于工作存储器中的管理表将存储器单元格的地址发送到存储器设备1。

[0034] 当向存储器设备1写入数据时，存储器控制器5向将要由ECC电路写入的数据添加奇偶校验位。存储器控制器5经由缓冲存储器将添加了奇偶校验位的数据DT发送到电阻变化型存储器1。

[0035] 当从存储器设备1读取数据时，存储器控制器5经由缓冲存储器接收从存储器设备1读出的数据DT。存储器控制器5通过对读取数据执行的ECC处理来检测数据中的错误，并校正检测到的错误。存储器控制器5将ECC处理后的数据发送到主机设备。

[0036] 存储器设备1至少包括存储器单元格阵列10、命令-地址锁存电路11、输入/输出电路12、行解码器13A、字线控制电路13B、列解码器14A、位线控制电路14B、读取电路15、写入电路16、电压生成电路17和控制电路18。

[0037] 存储器单元格阵列10包括多个存储器单元格MC。

[0038] 当存储器设备1是电阻变化型存储器时，存储器单元格MC包括至少一个可变电阻元件100。在电阻变化型存储器1中，可变电阻元件100可以采用的多个电阻值(电阻状态)与要存储的数据相关联，由此电阻变化型存储器1存储一位或多位数据。

[0039] 命令-地址锁存电路11暂时保存从存储器控制器5发送的命令CMD和地址ADR。命令-地址锁存电路11将命令CMD发送到控制电路18。命令-地址锁存电路11将地址ADR发送到行解码器13A和列解码器14A。

[0040] 输入/输出电路(I/O电路)12暂时保存从存储器控制器5发送的数据(写入数据)DIN。输入/输出电路12暂时保存从存储器单元格阵列10读取的数据DOUT。

[0041] 行解码器13A对包括在地址ADR中的行地址进行解码。

[0042] 字线控制电路13B基于行地址的解码结果来选择存储器单元格阵列10的行(例如，字线)。

[0043] 列解码器14A对包括在地址ADR中的列地址进行解码。

[0044] 位线控制电路14B基于列地址的解码结果来选择存储器单元格阵列的列(例如，位线)。

[0045] 在读取操作期间，读取电路15将用于数据读取的各种电压或电流供给基于地址ADR选择的存储器单元格。因此，存储在存储器单元格中的数据被读取。读取电路15至少包括读取驱动器和感测放大器电路。

[0046] 在写入操作期间，写入电路16将用于数据写入的各种电压和电流供给基于地址ADR选择的存储器单元格。因此，要写入的数据被写入存储器单元格MC。写入电路16至少包括写入驱动器。

[0047] 电压生成电路17通过使用从存储器设备1的外部供给的电压来生成用于存储器设备1的操作的各种电压。电压生成电路17将生成的电压供给电路11至16中的每一个。

[0048] 控制电路18从存储器控制器5接收控制信号CNT。控制电路18根据存储器设备1中的操作状态将控制信号CNT发送到存储器控制器5。控制电路18经由命令-地址锁存电路11从存储器控制器5接收命令CMD。控制电路18基于命令CMD和控制信号CNT控制存储器设备1中的电路11至16中的每一个的操作。

[0049] 例如，控制电路18保持关于用于写入操作、读取操作等的电压和电流的信息，作为设置信息。例如，控制电路18保持关于用于读取操作的电压的电压值和脉冲宽度的信息。

[0050] 包括存储器设备1的存储器系统的构造不限于图1中所示的示例。这个实施例的存储器设备1可以应用于各种存储器系统。例如，在一些情况下，可以不为存储器设备1提供存储器控制器5。在这种情况下，命令等直接从主机设备(例如，CPU)发送到存储器设备1。存储器设备1可以在CPU中提供。在一些情况下，存储器设备1可以应用于存储控制器5(或CPU)中的工作存储器或缓冲存储器。ECC电路可以在存储器设备1中提供。

[0051] 图2是示出根据该实施例的电阻变化型存储器的存储器单元格阵列的内部构造以及存储器单元格阵列附近的电路的示例的图。

[0052] 如图2中所示，在存储器单元格阵列10中提供多条(n条)字线WL(WL<0>、WL<1>、...、WL)。在存储器单元格阵列10中提供多条(m条)位线BL(BL<0>、BL<1>、...、BL)和多条(m条)位线bBL(bBL<0>、bBL<1>、...、bBL)。位线BL和位线bBL形成位线对。

[0053] 存储器单元格MC以矩阵形式布置在存储器单元格阵列10中。

[0054] 在x方向(行方向)对准的存储器单元格MC连接到公共字线WL。字线WL连接到字线控制电路13B。字线控制电路13B基于行地址来控制字线WL的电位。因此，由行地址指示的字线WL(行)被选择并激活。

[0055] 在y方向(列方向)对准的存储器单元格MC共同连接到属于位线对的两条位线BL和bBL。

[0056] 在图2中，例如，存储器单元格阵列10具有分层位线系统的结构。在这种情况下，在存储器单元格阵列10中提供全局位线GBL和bGBL。

[0057] 全局位线GBL经由开关元件M1(M1<0>、M1<1>、...、M1)连接到位线BL。全局位线bGBL经由开关元件M2(M2<0>、M2<1>、...、M2)连接到位线bBL。在下面的描述中，为了区分解释，位线BL和bBL也被称为局部位线BL和bBL。

[0058] 对应的控制信号CSL(CSL<0>、CSL<1>、...、CSL)作为列选择信号被供给晶体管M1和M2中的每一个的栅极。

[0059] 当晶体管M1和M2被设置为导通状态时，位线BL和bBL电连接到全局位线GBL和bGBL。因此，由列地址指示的位线BL和bBL(列)被选择并激活。

[0060] 开关元件M1和M2是例如N型场效应晶体管。开关元件M1和M2可以被视为位线控制电路14B的构成要素。

[0061] 在下面的描述中，从外部被选作要基于来自地址ADR操作的存储器单元格的存储器单元格被称为被选的单元格。

[0062] 例如，读取电路15的读取驱动器150和写入电路16的写入驱动器(驱动器/接收器(sinker))160连接到全局位线GBL。写入驱动器161和读取电路15的感测放大器电路151连接到全局位线bGBL。

[0063] 写入驱动器160和161的操作(激活)由控制信号WE及其反相信号控制。读取驱动器150和感测放大器电路151的操作(激活)分别由控制信号RE1、RE2和SE及其反相信号控制。

[0064] 驱动器150、160和161以及感测放大器电路151可以连接到局部位线BL和bBL。被配置为将局部位线BL和bBL以及全局位线GBL和bGBL设置为放电状态的开关元件可以被设置在局部位线BL和bBL以及全局位线GBL和bGBL中。

[0065] 存储器单元格MC包括可变电阻元件100和单元格晶体管200。可变电阻元件100充当存储器元件。单元格晶体管200充当存储器单元格MC的选择元件。

[0066] 可变电阻元件100的一端连接到位线BL。可变电阻元件100的另一端连接到单元格晶体管200的一端(源极/漏极之一)。单元格晶体管200的另一端(源极/漏极中的另一个)连接到位线bBL。

[0067] 存储器单元格MC通过将可变电阻元件100的电阻状态(电阻值)与数据相关联来存储一位或多位数据。

[0068] 例如，这个实施例的电阻变化型存储器是MRAM。在MRAM中，磁阻效应元件被用作作为存储器元件的可变电阻元件。

[0069] 包括磁阻效应元件的存储器单元格MC具有以下结构。

[0070] <存储器单元格的结构的示例>

[0071] 图3是示出这个实施例的电阻变化型存储器的存储器单元格的结构示例的剖视图。

[0072] 如图3中所示，存储器单元格MC在半导体基板290上提供。在图3中，为了简化说明，省略了半导体基板290上的层间绝缘膜和半导体基板290中的元件隔离绝缘膜的图示。

[0073] 单元格晶体管200是任何类型的晶体管。例如，单元格晶体管200是具有平面结构的场效应晶体管、具有三维结构的场效应晶体管(诸如FinFET)或具有掩埋栅极结构的场效应晶体管。在下面的描述中，例示具有平面结构的单元格晶体管。

[0074] 单元格晶体管200在半导体基板290上的有源区域(半导体区域)AA中提供。

[0075] 在单元格晶体管200中，栅极电极210经由栅极绝缘膜220在有源区域AA上方提供。栅极电极210在图3中的深度方向(或前方)上延伸。栅极电极210充当字线WL。

[0076] 单元格晶体管200的源极/漏极区域230A和230B在有源区域AA中提供。

[0077] 接触插头P1A在源极/漏极区域230A上提供。作为位线bBL的互连(金属膜)90A在接触插头P1A上提供。

[0078] 接触插头P1B在源极/漏极区域230B上提供。

[0079] 磁阻效应元件100在接触插头P1B上的金属膜90B上提供。磁阻效应元件100在层间绝缘膜(未示出)中提供。

[0080] 磁阻效应元件100至少包括两个磁性层110和120、非磁性层130、上部电极180和下部电极190。

[0081] 非磁性层130在两个磁性层110和120之间提供。

[0082] 磁性层110在上部电极180和非磁性层130之间提供。磁性层120在非磁性层130和下部电极190之间提供。下部电极190在金属膜90B上提供。作为位线BL的互连(金属膜)95经由通孔插塞(via plug)P2在上部电极180的上方提供。

[0083] 在这个实施例中，磁阻效应元件100具有磁性隧道结。磁性隧道结由两个磁性层110和120以及非磁性层130形成。在下文中，具有磁性隧道连接的磁阻效应元件100被称为MTJ元件。

[0084] 在MTJ元件100中，非磁性层130被称为隧道势垒层130。隧道势垒层130是例如包括氧化镁(MgO)的绝缘膜。

[0085] 两个磁性层110和120具有局部磁化。磁性层110是其磁化方向可变的磁性层。磁性层120是磁化方向不变的磁性层。在下文中，磁化方向可变的磁性层110被称为存储层110，其磁化方向不变的磁性层120被称为参考层120。在一些情况下，存储层110可以被称为自由层或无磁化层。在一些情况下，参考层120可以被称为钉(pin)层、钉定(pinned)层、磁化固定层或磁化不变层。

[0086] 当参考层120的磁化方向是“不变的”或“处于固定状态”时，这意味着当用于使存储层110的磁化方向反转的电流或电压被供给MTJ元件100时，参考层120的磁化方向不变。存储层110的磁化切换阈值和参考层120的磁化切换阈值被分别控制，使得参考层120的磁化方向是不变的。

[0087] 存储层110是具有垂直磁各向异性的磁性层。

[0088] 通过隧道势垒层130和存储层110之间的界面磁各向异性，在存储层110中产生垂直磁各向异性。因此，存储层110具有与隧道势垒层130和存储层110之间的界面基本上垂直的磁化。存储层110的磁化方向(易磁化轴方向)基本上平行于两个磁性层110和120的层叠方向。

[0089] 存储层110是包括钴(Co)、铁(Fe)、硼(B)等中的至少两种的磁性层。

[0090] 由于界面磁各向异性，参考层120具有垂直的磁各向异性。参考层120的磁化方向基本上平行于两个磁性层110和120的层叠方向。参考层120的磁化方向基本上垂直于磁性层120的层表面。

[0091] 例如，参考层120包括人造晶格，该人造晶格包括至少钴(Co)和铂(Pt)。例如，参考层120的厚度大于存储层110的厚度。因此，参考层120的磁化切换阈值高于存储层110的磁化切换阈值。

[0092] 可以在参考层120的人造晶格和隧道势垒层130之间提供包括Co、Fe、B等中的至少两种的磁性层(以下称为界面层)。

[0093] 移位消除层125在参考层120和下部电极190之间提供。移位消除层125是被配置为减小参考层120的杂散磁场的磁性层。移位消除层125的磁化方向与参考层120的磁化方向相反。因此，由于参考层120的杂散磁场引起的对存储层110的磁化的不利影响(例如，磁场移位)被抑制。

[0094] 参考层120的磁化方向和移位消除层125的磁化方向通过合成反铁磁(SAF)结构被设置为彼此相反。

[0095] 在SAF结构中，中间层129在参考层120和移位消除层125之间提供。参考层120和移位消除层125通过中间层129反铁磁耦合。

[0096] 中间层129是例如诸如钌(Ru)的非磁性金属膜。

[0097] 例如，当Ru被用于中间层129时，可以通过调节中间层129的厚度来加强参考层120和移位消除层125中的反铁磁耦合力。因此，参考层120和移位消除层125的磁化方向自动稳定在反平行状态。

[0098] 参考层120和移位消除层125的磁化方向可以是彼此反平行的，并且不限于图3中所示的方向。在一些情况下，包括磁性层120和125以及中间层129的层压体(SAF结构)可以被称为参考层。

[0099] MTJ元件100的电阻状态(电阻值)根据存储层110的磁化方向与参考层120的磁化方向之间的相对关系(磁化对准)而改变。

[0100] 当存储层110的磁化方向与参考层120的磁化方向相同(MTJ元件100的磁化对准处于平行对准状态)时，MTJ元件100设置第一电阻值R1。当存储层110的磁化方向与参考层120的磁化方向不同(MTJ元件100的磁化对准处于磁化反平行对准状态)时，MTJ元件100具有高于第一电阻值R1的第二电阻值R2。

[0101] 在这个实施例中，MTJ元件100中的平行对准状态也被称为P状态，并且MTJ元件100中的反平行对准状态也被称为AP状态。

[0102] 例如，当存储器单元格MC存储1位数据(“0”数据或“1”数据)时，第一数据(例如，“0”数据)与处于具有第一电阻值R1的状态(第一电阻状态)的MTJ元件100相关联。第二数据(例如，“1”数据)与处于具有第二电阻值R2的状态(第二电阻状态)的MTJ元件100相关联。

[0103] 以这种方式，使用垂直磁化膜的MTJ元件(垂直磁化型MTJ元件)100被用于存储器元件。

[0104] MTJ元件100可以是其中存储层和参考层的磁化在垂直于磁性层的层叠方向的方向上定向的MTJ元件(平行磁化型MTJ元件)。在平行磁化型MTJ元件中，存储层和参考层的易磁化轴方向平行于磁性层的层表面。

[0105] (b)操作示例

[0106] (b-1)MRAM的操作原理

[0107] 将参考图4A和4B描述这个实施例的MRAM的操作。

[0108] 图4A和4B是用于解释这个实施例的MRAM的写入操作和读取操作的示意图。在图4A和4B中，为了说明和解释的简化，省略了移位取消层125和中间层129的图示。

[0109] 可以使用以下两种方法中的任一个来进行MRAM的写入操作。

[0110] 在图4A中，STT(自旋转移扭矩)被应用于MRAM的写入操作。使用STT的写入操作是通过将被包括在写入电流中的电子的自旋转矩施加到MTJ元件100的存储层110的磁化而造成存储层110的磁化的切换的写入方法。在这个实施例中，其中STT被用于数据写入的MRAM被称为STT-MRAM。

[0111] 在使用STT的数据写入中，写入电流IW(IW1，IW2)的电子的自旋转矩被应用于存储层110的磁化。因此，存储层110的磁化方向在与施加自旋转矩的电子的自旋相同的方向对准。

[0112] 依赖于存储层110的磁化方向是否被设置为与参考层120的磁化方向平行(相同)或设置为与其反平行(相反)，控制供给MTJ元件100的写入电流IW的方向。

[0113] 当存储层110的磁化方向被设置为与参考层120的磁化方向相反(MTJ元件的磁化状态从平行对准状态变为反平行对准状态)时，从参考层120流到存储层110的写入电流IW1被供给MTJ元件100。在这种情况下，在与参考层120的磁化方向相反的方向具有自旋的电子被隧道势垒层130反射。自旋扭矩由被隧道势垒层130反射的电子应用于存储层110的磁化。

[0114] 因此，存储层110的磁化变得与参考层120的磁化方向相反。

[0115] 当存储层110的磁化方向被设置为与参考层120的磁化方向相同(MTJ元件的磁化对准从反平行对准状态变为平行对准状态)时，从存储层110流到参考层120的写入电流IW2被供给MTJ元件100。在这种情况下，在与参考层120的磁化方向相同的方向具有自旋的电子通过隧道势垒层130。自旋扭矩由通过隧道势垒层130的电子应用于存储层110的磁化。

[0116] 因此，存储层110的磁化与参考层120的磁化方向对准。

[0117] 以这种方式，在STT-MRAM中，在MTJ元件100中流动的写入电流IW的极性(电流流动方向)根据写入MTJ元件100中的数据而不同。

[0118] 在图4B中，基于与使用STT的数据写入不同的原理，执行数据向MTJ元件100的写入。

[0119] 在图4B中的数据写入中，利用MTJ元件100中的电压效应。在使用电压效应的写入操作中，通过向MTJ元件100施加写入电压VW，MTJ元件的磁化对准被设置为反平行对准状态或平行对准状态。在下面的描述中，使用电压效应向MTJ元件100写入数据的方法(写入操作)被称为电压写入。在这个实施例中，其中电压效应被用于数据写入的MRAM被称为电压写入型MRAM(或电压扭矩型MRAM)。

[0120] 在图4B的示例中，写入电压VW被施加到位线bBL，并且小于电压VW的特定电压被施加到位线BL。由于两条位线BL与bBL之间的电位差，电流IW1流入MTJ元件100。

[0121] 在电压效应中，具有特定脉冲宽度和特定电压值的写入电压VW被施加到MTJ元件100，并且施加到MTJ元件100的有效磁场减小。例如，写入电压VW的电压值被设置为使得有效磁场变为零。

[0122] 这使得存储层110的磁化的旋进(precession)运动被激发。因此，存储层110的磁化被切换。

[0123] 写入电压VW的供给在存储层110的磁化方向从初始状态下的方向向其相反方向改变的定时处停止。因此，存储层110的旋进运动停止，并且存储层110的磁化方向被设置为与初始状态相反。

[0124] 写入电压VW的脉冲宽度被设置为使得存储层110的磁化的旋进运动在存储层110的磁化方向从初始状态下的方向向其相反方向改变的定时处终止。例如，为了切换存储层110的磁化，写入电压VW的脉冲宽度被设置在大约从0.5纳秒至1.0纳秒的范围内。

[0125] 在电压写入型MRAM中，要写入的数据不依赖于施加到MTJ元件100的电压的极性。磁性层110和120的磁特性被设计为使得参考层120关于电压值的切换阈值高于存储层110关于电压值的切换阈值。因此，即使写入电压VW被施加到MTJ元件100，参考层120的磁化也不切换。

[0126] 以这种方式，使用STT或电压效应来控制MTJ元件100的磁化状态。因此，数据被写入存储器单元格MC。即使在这个实施例的MRAM中使用任何写入操作，也可以获得相同的结果。

[0127] 即使当MRAM中的写入操作是STT方法或电压写入方法时，MRAM中的读取操作也通过基本上相同的操作来执行。

[0128] 在MRMA中的读取操作中，读取电压VR被施加到存储器单元格MC。在施加读取电压VR时，读取电流IR流入MTJ元件100。读取电压VR例如小于写入电压VW。例如，读取电流IR小于写入电流IW1和IW2。例如，读取电流IR流动的方向被设置为从存储层110到参考层120的方向。

[0129] 依赖于MTJ元件100的电阻状态，由于读取电流IR的供给引起的位线的充电电位、由于施加读取电压VR引起的存储器单元格MC的某个节点的电位或者来自存储器单元格MC的读取电流IR的量值变化。

[0130] 通过将由于向存储器单元格MC施加读取电压VR而引起的电位或电流值与某个参考值进行比较来区分存储在存储器单元格MC中的数据。

[0131] 在这个实施例的MRAM的读取操作中，在读取操作时使用被选的单元格设置用于数据读取的参考值(区分MTJ元件的电阻状态)。

[0132] 如上所述，使用被选的单元格本身读取用于设置用于数据读取的参考值的数据被称为自参考方法。这个实施例的MRAM使用自参考方法执行读取操作。

[0133] 如下所述，在这个实施例的MRAM中，具有不同脉冲形状的两个读取电压VR1和VR2持续地施加到包括MTJ元件100的存储器单元格MC，以用于通过自参考方法的读取操作。

[0134] 在下文中，将更详细地描述这个实施例的MRAM的读取操作。

[0135] (b-2)本实施例的MRAM的读取操作的原理

[0136] 将参考图5和6描述这个实施例的MRAM的读取操作的原理。

[0137] 图5是示出磁阻效应元件(MTJ元件)的电阻值的电压依赖性的图。

[0138] 在图5中，图的横轴与施加到MTJ元件的电压对应，图的纵轴与MTJ元件的电阻值对应。在图5中，示出了处于平行对准状态(P状态)的MTJ元件的特征PL1和处于磁化反平行对准状态(AP状态)的MTJ元件的特征PL2。

[0139] 如图5中所示，作为MTJ元件的电阻值与施加的电压之间的关系的趋势，随着施加的电压增加，MTJ元件100的电阻值减小。如果写入电压(写入电流)或击穿电压不施加到MTJ元件，那么，即使MTJ元件的电阻值由于施加的电压的增加而减小，也维持MTJ元件的磁化对准。

[0140] 处于P状态的MTJ元件的电阻值的电压依赖特征PL1与处于AP状态的MTJ元件的电阻值的电压依赖特征PL2不同。

[0141] 如特征PL1所示，即使施加的电压从电压值VR1增加到电压值VR2，处于P状态的MTJ元件的电阻值的变化量(减少量)Z1也小。

[0142] 另一方面，如特征PL2所示，在从电压值VR1到电压值VR2的施加的电压的范围内，处于AP状态的MTJ元件的电阻值的变化量Z2大于处于P状态的MTJ元件的电阻值的变化量Z1。

[0143] 例如，当电压VR2施加到MTJ元件时，处于AP状态的MTJ元件的电阻值具有接近处于P状态的MTJ元件的电阻值的值。

[0144] 以这种方式，在特定电压被施加到MTJ元件的情况下MTJ元件的电阻值以及MTJ元件的电阻值对于施加的电压的变化量Z1和Z2根据MTJ元件磁化对准状态而不同。

[0145] 在这个实施例的MRAM 1中，通过利用由于电压依赖性引起的MTJ元件的电阻值的变化量Z1和Z2之间的差异，与MTJ元件100的电阻状态对应的数据根据从具有不同电压施加状态的被选的单元格获得的两个值进行区分。

[0146] 这个实施例的MRAM使用如上所述的MTJ元件的电阻值的电压依赖性来通过自参考方法执行读取操作，而不破坏MTJ元件的数据。

[0147] 图6是用于解释这个实施例的MRAM中的读取操作的图。

[0148] 图6的(a)是示出在施加电压VR1时由于来自MTJ元件的输出电流引起的某个节点(互连)的充电电位与时间之间的关系的示意图。在图6的(a)中，图的横轴与时间对应，并且图的纵轴与充电电位对应。

[0149] 图6的(b)是示出在施加电压VR2(VR2>VR1)时由于来自MTJ元件的输出电流引起的某个节点(互连)的充电电位与时间之间的关系的示意图。在图6的(b)中，图的横轴与时间对应，并且图的纵轴与充电电位对应。

[0150] 在图6的(a)和(b)中的每一个中，示出了指示时间与处于AP状态的MTJ元件中的充电电位之间的关系的特征线P2a、P2b以及指示时间与处于P状态的MTJ元件中的充电电位之间的关系的特征线P3a、P3b。

[0151] 在图6的(a)和(b)中，特征线P1a和P1b指示时间和具有在处于P状态的MTJ元件的电阻值和处于AP状态的MTJ元件的电阻值之间的电阻值的MTJ元件的充电电压之间的关系。特征线P1a和P1b与处于P状态的MTJ元件的充电电位和处于AP状态的MTJ元件的充电电位之间的充电电位变化相对应。

[0152] 如图6的(a)中所示，在从施加电压VR1开始到时间ta的时段(充电时段)T1中，某个节点由MTJ元件的输出电流(存储器单元格的读取电流)进行充电。

[0153] 由此，在时间ta，根据MTJ元件的电阻状态，某个节点的充电电位达到某个电位Vap1和Vp1。

[0154] 如特征线P2a所指示的，关于处于AP状态的MTJ元件，在时间ta某个节点被充电至电位Vap1。

[0155] 如特征线P3a所指示的，关于处于P状态的MTJ元件，在时间ta某个节点被充电至电位Vp1。

[0156] 如参考图5所描述的，当施加电压VR1时，处于P状态的MTJ元件的电阻值小于处于AP状态的MTJ元件的电阻值。因此，在时段T1中，从处于P状态的MTJ元件输出的电流的量(电荷量)大于从处于AP状态的MTJ元件输出的电流的量。

[0157] 因此，在时间ta，连接到处于P状态的MTJ元件的节点的充电电位Vp1高于连接到处于AP状态的MTJ元件的节点的充电电位Vap1。

[0158] 如特征线P1a所指示的，在具有处于P状态的MTJ元件的电阻值与处于AP状态的MTJ元件的电阻值之间的电阻值的MTJ元件中，在时间ta的电位是电位Vref。电位Vref是充电电位Vp1和充电电位Vap1之间的值。

[0159] 例如，时段T1与读取电压VR1的脉冲宽度(读取电压施加时段)W1对应。

[0160] 如图6的(b)中所示，通过向其施加电压VR2(>VR1)的MTJ元件(存储器单元格)的输出电流对某个节点进行充电。在处于P状态的MTJ元件的充电电位与处于AP状态的MTJ元件的充电电位之间的关系中，与图6的(a)中的示例类似，在图6的(b)中的每个时间，处于P状态的MTJ元件的充电电位高于处于AP状态的MTJ元件的充电电位。

[0161] 如参考图5所描述的，由于MTJ元件的电阻值随着施加到MTJ元件的电压VR2增加而减小，因此从存储器单元格输出的电流增加。因此，当高于电压VR1的电压VR2被施加到包括MTJ元件的存储器单元格时，在施加电压VR2时某个节点的充电速度高于在施加电压VR1时节点的充电速度。

[0162] 在从施加电压VR2开始到时间tb的时段T2中，如图6的(b)中的特征线P2b和P3b所指示的，在施加电压VR2时MTJ元件中的节点的充电电位的变化比施加电压VR1时MTJ元件中的节点的充电电位的变化更陡峭。

[0163] 当电压VR2被施加到MTJ元件时，在与处于P状态的MTJ元件相关的节点的充电电位和与处于AP状态的MTJ元件相关的节点的充电电位之间的电压值在时段T2中达到电压值Vref，时段T2比时段T1短。

[0164] 在施加电压VR2时在时间tb的电压值Vref与施加电压VR1时在时间ta的电压值Vref相同。

[0165] 在时间tb，处于P状态的MTJ元件中的节点的充电电位具有高于电压值Vref的电压值Vp2。在时间tb，处于AP状态的MTJ元件中的节点的充电电位具有低于电压值Vref的电压值Vap2。

[0166] 但是，关于处于P状态的MTJ元件，在时间tb的电压值Vp2低于在时间ta的电压值Vp1。

[0167] 相反，关于处于AP状态的MTJ元件，在时间tb的电压值Vap2高于在时间ta的电压值Vap1。

[0168] 在施加电压VR1时在时间ta的充电电位与在施加电压VR2时在时间tb的充电电位之间的量值关系在处于AP状态的MTJ元件与处于P状态的MTJ元件之间反转，并且如参考图5所描述的，这是因为，由于MTJ元件的电阻值的电压依赖性，处于AP状态的MTJ元件的电阻值的减小量大于处于P状态的MTJ元件的电阻值的减小量。

[0169] 以这种方式，在这个实施例的MRAM中，当使用两个不同的电压VR1和VR2时，在某个节点达到公共电压值Vref的时间ta和tb这个节点的充电电位的量值关系在处于P状态的MTJ元件与处于AP状态的MTJ元件之间是相反的。

[0170] 这个实施例的MRAM使用读取电压VR1和VR2，该读取电压VR1和VR2被设置成使得能够基于MTJ元件的电阻值的电压依赖性来比较充电电位，以比较在施加读取电压VR1时某个节点的充电电位与在施加读取电压VR2时某个节点的充电电位。

[0171] 从施加电压VR1开始到时间ta的时段T1与读取电压VR1的脉冲宽度W1对应。从施加电压VR2开始到时间tb的时段T2与读取电压VR2的脉冲宽度W2对应。时段T2比由于MTJ元件100的输出引起的充电电位达到饱和状态为止的时段短。

[0172] 第一读取时段T1(第一读取电压VR1的脉冲宽度W1)可以与第二读取时段T2(第二读取电压VR2的脉冲宽度W2)相同。

[0173] 在这个实施例的MRAM中，考虑到节点的充电电位达到特定公共电位的时段，电压VR1和VR2的脉冲宽度W1和W2被控制成使得，关于处于P状态的MTJ元件，在施加电压VR2时节点的充电电位低于在施加电压VR1时节点的充电电位，并且关于处于AP状态的MTJ元件，在施加电压VR2时节点的充电电位高于在施加电压VR1时节点的充电电位。

[0174] 因此，在这个实施例的MRAM中，即使对被选的单元格执行具有不同电压值的读取电压VR1和VR2的施加，以便区分被选的单元格中的数据，也可以执行基于两个读取电压VR1和VR2的施加与处于P状态的MTJ相关的两个充电电位的比较，以及基于两个读取电压VR1和VR2的施加与处于AP状态的MTJ相关的两个充电电位的比较。

[0175] 读取电压VR1和VR2的电压值及脉冲宽度W1和W2可以基于MRAM的实验结果、模拟结果和MRAM的芯片的测试处理来设置。实验结果和测试过程在MRAM 1的芯片中被保持，作为关于读取电压(和写入电压)的设置信息。

[0176] 读取电压VR2的电压值小于MTJ元件被介电击穿的电压。优选地，读取电压VR2的电压值小于写入电压VW。

[0177] 如果读取电压的脉冲宽度被设置为使得，关于处于P状态的MTJ元件，在施加电压VR2时节点的充电电位低于在施加电压VR1时节点的充电电位，并且关于处于AP状态的MTJ元件，在施加电压VR2时节点的充电电位高于在施加电压VR1时节点的充电电位，读取电压的脉冲宽度可以基于与节点的充电电位达到一定公共电位的时段不同的时段来设置。

[0178] 在图6中所示的读取方法的示例中，读取电压VR1和VR2被施加到位线BL，以对某个节点(互连)的电位进行充电。这种读取方法可以说是通过电荷积累方法的读取操作。

[0179] 在某个节点(互连)(例如，位线bBL)的电位被预先放电之后，位线bBL被设置为浮动状态。由此，当读取电压VR1和VR2被施加到位线BL时，获得位线bBL的充电电位，作为被选的单元格的输出。

[0180] 在这个实施例的MRAM 1的读取操作中，不仅可以处理位线bBL的充电电位，而且可以处理流过某个节点(互连)的电流，作为来自被选的单元格的输出。在这种情况下，在这个实施例的MRAM 1中，当两个不同的电压VR1和VR2被施加到位线BL时，流过某个节点(互连)的电流差被感测放大器电路放大，因此执行读取操作。

[0181] 基于上述原理，在这个实施例的MRAM中，在数据读取操作时，在具有某个电压值的读取电压VR1在某个时段W1中被施加到被选的单元格的情况下来自被选的单元格的输出与在具有高于电压VR1的电压值的读取电压VR2在某个时段W2中被施加到被选的单元格的情况下来自被选的单元格的输出进行比较。

[0182] 基于比较结果，这个实施例的MRAM可以区分被选的单元格中的数据。

[0183] 因此，这个实施例的MRAM可以通过自参考方法读取存储器单元格中的数据。

[0184] (b-3)基本示例

[0185] 将参考图7描述这个实施例的MRAM的读取操作的基本示例。在这个示例中，将适当地使用图1至6描述这个实施例的MRAM的读取操作。

[0186] 图7是用于解释这个实施例的MRAM的读取操作的基本示例的流程图。

[0187] 如图7中所示，存储器控制器5响应于来自主机设备的请求而发出读取命令CMD。存储器控制器5将读取命令CMD发送到这个实施例的MRAM 1。存储器控制器5参考管理表并向MRAM 1发送其中存储要读取的数据的地址ADR。

[0188] 这个实施例的MRAM 1接收读取命令CMD和地址ADR。因此，这个实施例的MRAM 1对由地址ADR指示的被选的单元格开始读取操作(步骤ST0)。

[0189] 在这个实施例中，控制电路18执行作为读取操作的序列的第一读取(步骤ST1)。

[0190] 为了执行第一读取(以下也称为第一感测操作)，读取驱动器150经由被选的全局位线GBL和被选的局部位线BL将由电压生成电路17生成的第一读取电压VR1供给被选的单元格MC。例如，第一读取电压VR1具有第一脉冲宽度W1。

[0191] 在施加第一读取电压VR1时，被选的单元格MC向局部位线bBL和全局位线bGBL输出读取电流(以下称为读取电流IR1)。

[0192] 读取电流IR1的电流值和连接到被选的单元格MC的节点的电位根据被选的单元格MC中的MTJ元件100的电阻状态(P状态或AP状态)而变化。

[0193] 例如，在这个实施例中，由于读取电流IR1(或节点的电位)引起的电荷积累在位线bBL和bGBL与感测放大器电路151的其中一个输入端子之间的第一电容(例如，互连电容)中。

[0194] 在第一读取中，在与第一脉冲宽度W1对应的时段T1中，第一电容由第一读取电压VR1充电。因此，第一电容保持第一电位(第一充电电位)。

[0195] 在第一读取(读取电压VR1的施加)之后，控制电路18执行作为读取操作的序列的第二读取(步骤ST2)。

[0196] 为了执行第二读取(以下也称为第二感测操作)，读取驱动器150经由被选的位线BL和GBL将由电压生成电路17生成的第二读取电压VR2供给被选的单元格MC。第二读取电压VR2的电压值高于第一读取电压VR1的电压值。例如，第二读取电压VR2的电压值低于写入电压VW的电压值。

[0197] 第二读取电压VR2具有第二脉冲宽度W2。第二读取电压VR2的脉冲宽度W2小于第一读取电压VR1的脉冲宽度W1。基于直到某个节点被充电至某个电压值Vref的时段，脉冲宽度W1和W2在施加电压VR1和VR2时由具有处于P状态的MTJ元件的电阻值与处于AP状态下的MTJ元件的电阻值之间的电阻值的元件(MTJ元件)来设置。

[0198] 在施加第二读取电压VR2时，被选的单元格MCk将读取电流(以下称为读取电流IR2)输出到局部位线bBLk和全局位线bGBL。

[0199] 根据被选的单元格MCk中的MTJ元件100的电阻状态，电荷通过读取电流IR2积累在位线bBL和bGBL与感测放大器电路151的另一个输入端子之间的第二电容(互连电容)中。

[0200] 在第二读取时，在与第二脉冲宽度W2对应的时段T2中，对第二电容进行充电。因此，第二电容保持第二电位(第二充电电位)。

[0201] 在第二读取之后，感测放大器电路151在控制电路18的控制下比较第一充电电位与第二充电电位(步骤ST3)。

[0202] 如图6中所示，当被选的单元格MC包括处于P状态的MTJ元件时，第一充电电位Vp1高于第二充电电位Vp2。

[0203] 因此，当第一充电电位高于第二充电电位时，感测放大器电路151确定被选的单元格MC中的数据为“0”数据。

[0204] 另一方面，当被选的单元格MC包括处于AP状态的MTJ元件时，第一充电电位Vap1低于第二充电电位Vap2。

[0205] 当第一充电电位低于第二充电电位时，感测放大器电路151确定被选的单元格MC中的数据是“1”数据。

[0206] 以这种方式，这个实施例的MRAM 1基于充电电位的比较结果确定被选的单元格中的数据。

[0207] 感测放大器电路151将基于充电电位的比较结果获得的数据发送到存储器控制器5(步骤ST4)。这个实施例的MRAM 1在发送数据之后完成读取操作。

[0208] 如上所述，这个实施例的MRAM 1结束读取操作。

[0209] 在这个实施例的MRAM的读取操作中，在使用第二读取电压VR2(>VR1)的第二读取之后，可以执行使用第一读取电压VR1的第一读取。

[0210] 如上所述，在这个实施例的MRAM 1的读取操作中，依赖于被选的单元格MCk中的MTJ元件100的电阻状态(磁化对准状态)，根据第一读取的第一充电电位与根据第二读取的第二充电电位之间的量值关系是不同的。

[0211] 因此，这个实施例的MRAM可以通过自参考方法读取被选的单元格中的数据。

[0212] 在这个实施例的MRAM中，可以在第一读取(步骤ST2)和第二读取(步骤ST3)之间不改变MTJ元件的磁化对准状态(不破坏被选的单元格的数据)的情况下执行通过自参考方法的数据读取操作。

[0213] 因此，这个实施例的MRAM可以减少在通过自参考方法的读取操作期间用于改变MTJ元件的磁化对准状态的操作(写入操作)。因此，这个实施例的MRAM可以缩短用于使用自参考方法的读取操作的操作时段。

[0214] 但是，在第二读取(步骤ST3)中，由于高于第一读取电压VR1的第二读取电压VR2被施加到位线BL，因此通过STT的数据写入通过由位线之间的电位差造成的电流对MTJ元件100执行，并且存在MTJ元件100的磁化对准状态被改变的可能性。

[0215] 但是，如参考图5所描述的，随着施加到MTJ元件100的电压VR2增加，处于AP状态的MTJ元件100的电阻值减小。因此，在第二读取(步骤ST3)中，处于AP状态的MTJ元件100的电阻值接近处于P状态的MTJ元件100的电阻值。

[0216] 由于这个实施例的MRAM 1通过使用电阻值(电压依赖性)的变化来执行读取操作，因此，即使在读取操作期间MTJ元件100的磁化对准状态改变，对读取操作本身也没有不利影响。

[0217] 在这个实施例的MRAM中，如果读取电流的方向被设置为某个恒定的方向(例如，从AP状态到P状态的用于写入的方向)，那么，即使MTJ元件100的磁化对准状态在第二读取(步骤ST3)时改变，当使得预定方向(例如，从P状态到AP状态的用于写入的方向)的写入电流流过处于磁化对准状态的MTJ元件时(其中磁化切换可以在使用自参考方法的读取操作完成之后发生)，这个实施例的MRAM 1可以正确地恢复MTJ元件的磁化对准状态(数据保持状态)。

[0218] 在这种情况下，由于在完成读取操作之后恢复MTJ元件100的磁化对准状态就足够了，因此在这个实施例的MRAM中不会发生读操作的延迟时间。

[0219] (c)具体示例

[0220] 将参考图8和9描述这个实施例的MRAM的具体示例。在这个示例中，将适当地使用图1至7描述这个实施例的MRAM的具体示例。

[0221] (c-1)电路构造

[0222] 将参考图8描述这个实施例的MRAM的更具体的电路构造。

[0223] 图8是示出这个实施例的MRAM的读取电路的具体示例的等效电路图。在图8中，图示了这个实施例的MRAM的读取电路的主要部分。

[0224] 如图8中所示，在MRAM的读取操作期间，读取驱动器150经由被选的位线BL和GBL以及列选择开关(未示出)电连接到要从其读取数据的被选的单元格MCk。

[0225] 例如，读取驱动器150连接到全局位线GBL。

[0226] 读取驱动器150基于控制信号(读使能信号)RE1和RE2将多个读取电压VR1和VR2中的任一个输出到被选的单元格MCk。

[0227] 晶体管TR3输出读取电压VR1。晶体管TR3的电流路径的一端连接到电压端子991。晶体管TR3的电流路径的另一端连接到全局位线GBL。读使能信号RE1被供给晶体管TR3的栅极。例如，读使能信号RE1从控制电路18供给。

[0228] 晶体管TR4输出读取电压VR2(>VR1)。晶体管TR4的电流路径的一端连接到电压端子992。晶体管TR4的电流路径的另一端连接到全局位线GBL。读使能信号RE2被供给晶体管TR4的栅极。例如，读使能信号RE2从控制电路18被供给。

[0229] 读取驱动器150中将读取电压VR1和VR2供给被选的单元格MCk的定时各自由读使能信号RE1和RE2独立控制。

[0230] 例如，通过控制期间读使能信号RE1和RE2处于“H”电平的时段来控制读取电压VR1和VR2的脉冲宽度W1和W2。

[0231] 钳位晶体管可以在读取驱动器150和全局位线GBL之间提供。钳位晶体管可以将全局位线GBL的电位钳位在不超过所供给的栅极电压处。在这种情况下，读取驱动器150包括例如向其施加不低于读取电压VR2的电压的单个电压源。第一读取电压VR1和第二读取电压VR2可以通过控制供给钳位晶体管的栅极的控制信号的信号电平来生成。

[0232] 如图8中所示，在MRAM的读取操作期间，感测放大器电路151经由被择的位线bBL和bGBL以及列选择开关(未示出)电连接到被选的单元格MCk。

[0233] 在这个实施例中，电荷积分型差分感测放大器电路被用于感测放大器电路151。

[0234] 感测放大器电路151至少包括感测放大器单元50、两个电荷保持部分981和982以及多个控制元件SW1、SW2、TR1和TR2。

[0235] 控制元件SW1和SW2控制感测放大器电路151与全局位线bGBL之间的电连接。控制元件SW1和SW2是例如MOS开关。

[0236] 控制元件TR1和TR2控制感测放大器单元50与电荷保持部分981和982之间的电连接。控制元件TR1和TR2是例如N型场效应晶体管。

[0237] 开关元件SW1的一端连接到全局位线bGBL。开关元件SW1的另一端连接到晶体管TR1的电流路径的一端。晶体管TR1的电流路径的另一端连接到作为感测放大器单元50的输入端子之一的输入端子(节点)ND1。

[0238] 开关元件SW2的一端连接到全局位线bGBL。开关元件SW2的另一端连接到晶体管TR2的电流通路的一端。晶体管TR2的电流路径的另一端连接到作为感测放大器单元50的另一个输入端子的输入端子(节点)ND2。

[0239] 控制信号(读使能信号)RE1被供给开关元件SW1的栅极。读使能信号RE2被供给开关元件SW2的栅极。信号RE1和RE2经由反相器950被供给MOS开关元件SW1和SW2的P型MOS晶体管的栅极。

[0240] 开关元件SW1和SW2的接通和关断状态各自基于读使能信号RE1和RE2被独立控制。因此，被选的位线bBLk和bGBL与电荷保持部分981和982之间的电连接分别被控制。

[0241] 以这种方式，通过读使能信号RE1和RE2来控制感测放大器电路151中从被选的单元格MCk获取输出信号的定时。

[0242] 控制信号(感测使能)SE被供给晶体管TR1和TR2的栅极。例如，感测使能信号SE是从控制电路18供给的。

[0243] 基于感测使能信号SE来控制晶体管TR1和TR2的接通和关断状态。因此，电荷保持部分981和982与感测放大器单元50之间的电连接被控制。因此，感测放大器单元50中锁存(从被选的单元格输出的)电荷保持部分981和982的信号的定时由感测使能信号SE控制。

[0244] 电荷保持部分981和982具有例如一定尺寸的电容器C1和C2。电荷保持部分981和982保持在不同定时处由在被选的位线bBLk和bGBL中流动的电流造成的电荷(或被选的位线bBLk和bGBL的电位的变化)。

[0245] 电荷保持部分981在开关元件SW1和晶体管TR1之间提供。电荷保持部分981的一端连接到开关元件SW1和晶体管TR1之间的连接节点。电荷保持部分981的另一端接地。

[0246] 电荷保持部分982在开关元件SW2和晶体管TR2之间提供。电荷保持部分982的一端连接到开关元件SW2和晶体管TR2之间的连接节点。电荷保持部分982的另一端接地。

[0247] 例如，电荷保持部分981和982中的每一个是开关元件SW1和SW2与晶体管TR1和TR2之间的互连电容(寄生电容)。但是，可以在半导体基板290上或层间绝缘膜中提供电容元件(例如，使用晶体管等的栅极电容或结电容安装的MOS电容器，或MIM电容器)作为电荷保持部分981和982。

[0248] 感测放大器单元50包括多个P型场效应晶体管(例如，P型MOS晶体管)TRa、TRb、TRd和TRe以及多个N型场效应晶体管(例如，N型MOS晶体管)TRc、TRf、TRg、TRh和TRi。

[0249] 晶体管TRa至TRf形成触发器(flip-flop)。

[0250] 晶体管TRa的电流路径的一端(源极/漏极)连接到电压端子990。晶体管TRa的电流路径的另一端(源极/漏极)连接到晶体管TRb的电流路径的一端。晶体管TRb的电流路径的另一端连接到节点(互连)ND1。晶体管TRc的电流路径的一端连接到节点ND1。晶体管TRe的电流路径的另一端连接到电压端子999。

[0251] 晶体管TRb和TRc的栅极连接到节点ND2。

[0252] 电源电压VDD被施加到电压端子990。在下文中，向其施加电源电压VDD的电压端子990被称为电源端子990。

[0253] 接地电压VSS被施加到电压端子999。在下文中，向其施加接地电压VSS的电压端子999被称为接地端子999。

[0254] 晶体管TRd的电流路径的一端连接到电源端子990，并且晶体管TRd的电流路径的另一端连接到晶体管TRe的电流路径的一端。晶体管TRe的另一端连接到节点ND2。晶体管TRf的电流路径的一端连接到节点ND2。晶体管TRf的电流路径的另一端连接到接地端子999。

[0255] 晶体管TRe和TRf的栅极连接到节点ND1。

[0256] 控制信号(感测使能信号)bSE被供给晶体管TRa和TRd的栅极。基于感测使能信号bSE来控制晶体管TRa和TRd的接通和关断状态。因此，感测放大器单元50的激活和停用被控制。例如，感测使能信号bSE从控制电路18被供给。

[0257] 感测放大器电路151中的信号的检测和放大操作的定时由感测使能信号SE和bSE控制。

[0258] 晶体管TRg、TRh和TRi控制感测放大器单元50的内部节点ND1和ND2的放电。

[0259] 晶体管TRg的电流路径的一端连接到节点ND1。晶体管TRg的电流路径的一端连接到接地端子999。晶体管TRh的电流路径的一端连接到节点ND2。晶体管TRh的电流路径的另一端连接到接地端子999。

[0260] 晶体管TRi的电流路径的一端连接到节点ND1和晶体管TRg的电流路径的一端。晶体管TRi的电流路径的另一端连接到节点ND2和晶体管TRh的电流路径的一端。

[0261] 控制信号(预放电使能信号)PDE被供给晶体管TRg、TRh和TRi的栅极。感测放大器电路151的初始化操作的定时(节点的放电)由预放电使能信号PDE控制。

[0262] 感测放大器单元50的节点ND2被用作感测放大器单元50的输入端子并用作感测放大器单元50的输出端子DOUT。节点ND2的电位作为被选的单元格MCk中的数据从感测放大器电路151的输出端子输出。

[0263] 感测放大器单元50的节点ND1保持与节点ND2相反的电平的电位。节点ND1的电位作为被选的单元格MCk中的数据的互补数据被处理。因此，感测放大器电路151可以将节点ND1的电位作为被选的单元格MCk的互补数据输出。例如，节点ND1可以被用作感测放大器单元50的输出端子bDOUT。

[0264] 图8中的感测放大器电路151的内部构造是示例，并且这个实施例的MRAM中使用的感测放大器电路的内部构造不限于图8中的内部构造。

[0265] (c-2)操作示例

[0266] 将参考图9描述这个实施例的MRAM的更具体的操作示例。

[0267] 图9是用于解释这个实施例的MRAM的读取操作的具体示例的时序图。

[0268] 如图9中所示，在接收到命令CMD和地址ADR之后，地址ADR在时间t0被锁存在命令-地址锁存电路中，并且地址ADR有效。

[0269] 在时间t1，MRAM 1的控制电路18将预放电使能信号PDE的信号电平从“L”电平改变为“H”电平。

[0270] 晶体管TRg、TRh和TRi在图8的感测放大器电路151中被处于“H”电平的信号PDE接通。节点ND1和ND2经由处于导通状态的晶体管TRg和TRh电连接到接地端子999。另外，节点ND1经由处于导通状态的晶体管TRi电连接到节点ND2。因此，节点ND1和ND2都被放电并且被设置为基本上相同的电位。

[0271] 在时间t2，控制电路18将信号PDE的信号电平设置为“L”电平。晶体管TRg、TRh和Tri被关断，并且节点ND1和ND2与接地端子999电气分离。

[0272] 当读取电路15不活动时，预放电使能信号PDE可以始终被设置为“H”电平。因此，在接收地址ADR之前，节点ND1和ND2都预先被设置为放电状态。在这种情况下，在这个实施例的MRAM中，由于预放电处理已经预先完成，因此有可能在接收到地址ADR之后跳过从时间t0到时间t2的处理。因此，这个实施例的MRAM可以减少访问延迟并实现高速读取操作。

[0273] 读使能信号RE1和RE2可以在从时间t1到时间t2的时段中被设置为“H”电平。因此，晶体管TR3和TR4接通，并且全局位线GBL被预充电。电容器981(C1)和982(C2)由处于导通状态的开关元件SW1和SW2放电。

[0274] 在时间t3，位线控制电路14B将与被选的地址ADR对应的列选择信号CSL设置为“H”电平。因此，列开关M1和M2接通，并且被选的位线BLk和bBLk电连接到全局位线GBL和bGBL。

[0275] 在时间t4，字线控制电路13B向被选的字线WLk施加处于“H”电平的电压。因此，被选的单元格MCk的单元格晶体管200接通。被选的单元格MCk被激活。在被选的字线WLk被激活之后，被选的位线BLk和bBLk可以被激活。

[0276] 在时间t5，控制电路18将第一读使能信号RE1的信号电平从“L”电平改变为“H”电平。读取驱动器150中的两个晶体管TR3和TR4中的晶体管TR3被处于“H”电平的信号RE1接通。

[0277] 电压端子991经由处于导通状态的晶体管TR3连接到全局位线GBL和被选的位线BLk。

[0278] 因此，读取电压VR1被供给被选的单元格MCk，并且电压VR1被施加到MTJ元件100。读取电流IR1经由MTJ元件100从位线BLk流到位线bBLk。

[0279] 开关元件SW1由处于“H”电平的信号RE1接通。电荷保持部分(互连电容)981电连接到位线bBLk和全局位线bGBL。

[0280] 读取电流IR1被供给电荷保持部分981，由此节点被充电，并且电荷保持部分981的电位上升。

[0281] 读取电流IR1的电流值具有与MTJ元件的电阻值(磁化对准状态)对应的量值。在平行对准状态下流过MTJ元件100的读取电流IR1的电流值高于反平行对准状态下流过MTJ元件100的读取电流IR1的电流值。因此，电荷保持部分981中的充电电位的高度根据被选的单元格MCk中的MTJ元件的电阻状态而变化。

[0282] 控制电路18控制第一读使能信号RE1的信号电平，使得具有某个脉冲宽度W1的第一读取电压VR1被施加到被选的单元格MCk。

[0283] 控制其中第一读使能信号RE1处于“H”电平的时段，使得读取电压VR1具有脉冲宽度W1。

[0284] 在时间t6，控制电路18将信号RE1的信号电平从“H”电平改变为“L”电平。因此，晶体管TR3被关断，并且电压端子991与被选的位线BLk电隔离。

[0285] 从时间t5到时间t6的时段基本上与读出电压VR1的脉冲宽度W1对应。读取电压VR1和VR2的脉冲宽度例如与读取电压VR1和VR2的半高全宽对应。但是，读取电压VR1和VR2的脉冲宽度可以基于其中读取电压具有期望电压值的时段来定义。

[0286] 因此，在与脉冲宽度W1对应的时段(时间t5和t6之间的时段)中，电容器C1(电荷保持部分981)被充电。电容器C1根据MTJ元件100的电阻状态和充电时段W1保持充电电位。当MTJ元件100处于P状态(低电阻状态)时，电容器C1具有充电电位Vp1，并且当MTJ元件100处于AP状态(高电阻状态)时，电容器C1具有充电电位Vap1。

[0287] 在时间t7，控制电路18将第二读使能信号RE2的信号电平从“L”电平改变为“H”电平。作为读取驱动器150中的另一个晶体管的晶体管TR4被处于“H”电平的信号RE2接通。

[0288] 电压端子992经由处于导通状态的晶体管TR4连接到全局位线GBL和被选的位线BLk。

[0289] 因此，读取电压VR2被供给被选的单元格MCk并施加到MTJ元件100。读取电流IR2经由MTJ元件100从位线BLk流到位线bBLk。

[0290] 电荷保持部分(布线电容)982经由处于导通状态的开关元件SW2通过处于“H”电平的信号RE2电连接到位线bBLk和全局位线bGBL。

[0291] 读取电流IR2被供给电荷保持部分982，由此节点被充电，并且电荷保持部分981的电位上升。

[0292] 如参考图5所描述的，当高于电压VR1的读取电压VR2被施加到MTJ元件100时，在MTJ元件100的磁化对准状态由MTJ元件100的电阻值的电压依赖性维持的同时，MTJ元件100的电阻值减小。

[0293] 控制电路18控制第二读使能信号RE2的信号电平，使得第二读取电压VR2具有小于第一脉冲宽度W1的第二脉冲宽度W2。

[0294] 例如，读取电压VR2的脉冲宽度W2被设置为使得在施加读取电压VR2时根据具有处于P状态的MTJ元件的电阻值与处于AP状态的MTJ元件的电阻值之间的电阻值的MTJ元件的节点的充电电位与在施加具有脉冲宽度W1的读取电压VR1时根据具有处于P状态的MTJ元件的电阻值与处于AP状态的MTJ元件的电阻值之间的电阻值的MTJ元件的节点的充电电位是相同的值。

[0295] 在时间t8，控制电路18将信号RE2的信号电平从“H”电平改变为“L”电平。晶体管TR4被关断，并且电压端子992与被选的位线BLk电气分离。

[0296] 从时间t7到时间t8的时段基本上与读取电压VR2的脉冲宽度W2对应。

[0297] 因此，在与脉冲宽度W2对应的时段(时间t7和t8之间的时段)中，对电容器C2(电荷保持部分982)进行充电。电容器C2根据MTJ元件100的电阻状态和充电时段W2保持充电电位。当MTJ元件100处于P状态(低电阻状态)时，电容器C2具有充电电位Vp2，并且当MTJ元件100处于AP状态(高电阻状态)时，电容器C2具有充电电位Vap2。

[0298] 在信号RE2的信号电平被设置为“L”电平之后，控制电路18在时间t9将感测使能信号SE的信号电平从“L”电平改变为“H”电平。与信号SE被设置为“H”电平同步，信号bSE的信号电平从“H”电平改变为“L”电平。

[0299] 晶体管TR1和TR2由处于“H”电平的信号SE接通。晶体管TRa和TRd由处于“L”电平的信号bSE接通。

[0300] 晶体管TRb、TRc、TRe和TRf经由处于导通状态的晶体管TRa和TRd电连接到电源端子990。因此，电压Vdd被供给晶体管TRb、TRc、TRe和TRf。

[0301] 电荷保持部分981和982分别经由处于导通状态的晶体管TR1和TR2连接到节点ND1和ND2。

[0302] 电荷保持部分981的电位(充电)被传送到节点ND1，并且电荷保持部分982的电位被传送到节点ND2。节点ND1的电位被施加到晶体管TRe和TRf的栅极。节点ND2的电位被施加到晶体管TRb和TRc的栅极。

[0303] 当第一读取(使用电压VR1的读取)中的充电电位低于第二读取(使用电压VR2读取)中的充电电位时，依赖于所传送的电荷(充电电位)，节点ND2的电位相对高于节点ND1的电位。

[0304] 因此，节点ND1由处于关闭状态的晶体管TRb和处于导通状态的晶体管TRc放电，并且节点ND2由处于导通状态的晶体管TRe和处于关闭状态的晶体管TRf充电至大致电源电压Vdd。

[0305] 节点ND1的电位被设置为“L”电平，并且节点ND2的电位被设置为“H”电平。

[0306] 当第一读取中的充电电位高于第二读取中的充电电位时，依赖于所传送的电荷，节点ND1的电位相对高于节点ND2的电位。

[0307] 因此，节点ND1由处于导通状态的晶体管TRb和处于关闭状态的晶体管TRc充电至大致电源电压Vdd，并且节点ND2被处于关闭状态的晶体管TRe和处于导通状态的晶体管TRf放电。

[0308] 节点ND1的电位被设置为“H”电平，并且节点ND2的电位被设置为“L”电平。

[0309] 以这种方式，第一读取中的充电电位VC1与第二读取中的充电电位VC2之间的比较结果被反映为节点ND1和ND2的充电/放电。

[0310] 如参考图6所描述的，在处于P状态的MTJ元件中，第一读取中的充电电位Vp1高于第二读取中的充电电位Vp2。如参考图6所描述的，在处于AP状态的MTJ元件中，第一读取中的充电电位Vap1低于第二读取中的充电电位Vap2。

[0311] 如图6的(a)和(b)中所示，在考虑到达某个电位Vref的时段的情况下施加具有脉冲宽度W1和W2的读取电压VR1和VR2时，当MTJ元件100的磁化对准状态为P状态时，节点ND2的电位低于节点ND1的电位。

[0312] 因而，当节点ND2的电位处于“L”电平时，“0”数据被确定为存储在被选的单元格MCk中的数据。

[0313] 当MTJ元件100的磁化对准状态为AP状态时，节点ND2的电位高于节点ND1的电位。

[0314] 因而，当节点ND2的电位处于“H”电平时(当MTJ元件处于AP状态时)，“1”数据被确定为存储在被选的单元格MCk中的数据。

[0315] 以这种方式，读取被选的单元格MCk中的数据。

[0316] 当被选的单元格MCk中的MTJ元件100处于P状态时，“0”数据被发送到存储器控制器5。当被选的单元格MCk中的MTJ元件100处于AP状态时，“1”数据被发送到存储器控制器5。

[0317] 在时间t10，控制电路18将信号SE设置为“L”电平并将信号bSE设置为“H”电平。

[0318] 在时间t11，字线控制电路13B将字线WLk的电位设置为“L”电平。因此，字线WLk被停用，并且单元格晶体管200被关断。

[0319] 在时间t12，位线控制电路14B将信号CSL设置为“L”电平。因此，列开关M1和M2被关断，并且位线BLk和bBLk被停用。在位线BLk和bBLk被停用之后，字线WLk可以被停用。

[0320] 因此，这个实施例的MRAM完成读取操作。

[0321] 存储器控制器5从MRAM 1接收数据。存储器控制器5对数据应用ECC处理等，然后将数据传送到主机设备。

[0322] 如上所述，这个实施例的MRAM的操作完成。

[0323] (d)总结

[0324] 这个实施例的磁存储器(例如，MRAM)使用通过自参考方法的读取操作来读取数据。

[0325] 在这个实施例的磁存储器中，可以通过自参考方法的读取操作来减少由于存储器单元格的特征变化(例如，制造过程中的变化)引起的读取错误。

[0326] 这个实施例的磁存储器通过利用MTJ元件的电阻值的电压依赖性来通过自参考方法执行读取操作。

[0327] 这个实施例的磁存储器在读取操作时通过使用具有不同脉冲形状的两个读取电压VR1和VR2从被选的单元格读取数据。第一读取电压VR1低于第二读取电压VR2。例如，第一读取电压VR1的脉冲宽度W1比第二读取电压VR2的脉冲宽度W2宽。例如，第二读取电压VR2被设置为MTJ元件100的电阻状态不改变的电压值和脉冲宽度。

[0328] 这个实施例的磁存储器使用MTJ元件100的电阻值的电压依赖性(参见图5)，并且基于由于供给第一读取电压输出而引起的被选的单元格MC的输出(例如，充电电位)与由于供给第二读取电压而引起的被选的单元格的输出之间的比较结果来区分和确定被选的单元格中的数据。

[0329] 因此，在这个实施例的磁存储器中，可以在不破坏存储器单元格MC的数据(不重写MTJ元件的电阻状态)的情况下实现通过自参考方法的读取操作。

[0330] 因此，在这个实施例的磁存储器中，有可能减少用于在读取操作的序列中的第一读取和第二读取之间改变MTJ元件在的电阻状态的写入操作的执行。

[0331] 因此，这个实施例的磁存储器可以缩短通过自参考方法的读取操作的时段。

[0332] 如上所述，在这个实施例的磁存储器中，可以提高磁存储器的操作特征。

[0333] (2)第二实施例

[0334] 将参考图10和11描述第二实施例的磁存储器。

[0335] 在这个实施例中，STT-MRAM将作为这个实施例的磁存储器的示例来描述。

[0336] 在这个实施例的MRAM中，在读操作之后执行回写处理。

[0337] 在这个实施例的MRAM的读取操作中，为了在处于反平行对准状态(AP状态)的MTJ元件中增加第一读取和第二读取之间的读取余量(充电电位的差异)，读取电压VR2的电压值在一些情况下可以被设置为更高的值。

[0338] 在这个实施例的MRAM中，第二读取电压VR2可以被设置为在第二读取时不小于写入电压VW的电压值。在这个实施例的MRAM中，在第二读取时，当第二读取电压VR2的施加时段充分小于写入电压VW的施加时间时，第二读取电压VR2在一些情况下可以被设置为高于写入电压VW的电压值。

[0339] 在这些情况下，由于存储器单元格阵列中的MTJ元件的特征变化，存在可以发生MTJ元件的磁化切换的可能性。

[0340] 读取电流在MTJ元件中流动的方向是MTJ元件的磁化对准状态从AP状态变为P状态的方向。因此，由于MTJ元件的特征变化，处于AP状态的MTJ元件的磁化对准状态可以通过读取电流而变为P状态。

[0341] 依赖于MTJ元件的构造和与位线的连接关系，读取电流的方向可以与图4A和4B中所示的读取电流的方向不同。由此，也有可能使MTJ元件的磁化对准状态从P状态变为AP状态。

[0342] 不管读取电流的方向如何，如参考图5所描述的，当施加到MTJ元件100的电压VR2增加时，处于AP状态的MTJ元件100的电阻值减小，并且在第二读取时，处于AP状态的MTJ元件的电阻值接近处于P状态的MTJ元件的电阻值。

[0343] 相反，即使施加的电压增加，处于P状态的MTJ元件的电阻值也基本上维持处于P状态的MTJ元件的电阻值。

[0344] 在这个实施例的MRAM中，由于读取操作是通过使用电阻值的改变来执行的，因此，即使在第二读取时MTJ元件的磁化对准改变，读取操作也不受影响。但是，如果MTJ元件的磁化对准在读取操作时改变，那么，为了维持存储器中的数据的可靠性，优选地MTJ元件的磁化对准被恢复到由于读取操作引起的磁化对准改变之前的状态。

[0345] 为了减少由如上所述的读取干扰造成的错误，这个实施例的MRAM在将数据传送到存储器控制器5之后执行回写处理。在下面的描述中，为了简化解释，假设读取电流在MTJ元件100中流动的方向是MTJ元件100的磁化对准状态从AP状态变为P状态的方向。

[0346] 图10是用于解释这个实施例的磁存储器(例如，MRAM)的读取操作的流程图。图11是用于解释这个实施例的MRAM的读取操作的时序图。

[0347] 如图10中所示，在将数据发送到存储器控制器5之后，控制电路18确定读取数据是否是与AP状态对应的“1”数据(步骤ST6)。

[0348] 在这里，由于读取电流IR在MTJ元件100中流动的方向被设置为MTJ元件100的磁化对准状态从AP状态变为P状态的方向，因此具有造成读取干扰的可能性的MTJ元件是处于AP状态的MTJ元件。

[0349] 当读取数据为“1”数据时，这个实施例的MRAM对已从其读取“1”数据的被选的单元格执行回写处理(步骤ST7)。

[0350] 如图11中所示，控制电路18在停用读取电路15(时间t10)之后，在时间t20将写使能信号WE的信号电平从“L”电平改变为“H”电平。因此，写入电路16被激活。

[0351] 写入驱动器161激活每个互连并控制每个互连的电位，使得“1”数据被写入已从其读取“1”数据的被选的单元格MCk。

[0352] 当这个实施例的MRAM是STT-MRAM时，写入驱动器(驱动器/接收器)160和161供给写入电流IW2，用于将“1”数据写入要接受回写处理的被选的单元格MCk。

[0353] 当被选的单元格MCk中的MTJ元件100的磁化对准状态为AP状态时，即使写入电流IW2在MTJ元件100中流动，MTJ元件100的磁化对准状态也不改变。

[0354] 当被选的单元格MCk中的MTJ元件100的磁化对准状态由于读取干扰从AP状态变为P状态时，MTJ元件100的磁化对准状态通过写入电流IW2从P状态返回到AP状态。

[0355] 例如，在供给写入电流IW2之后，控制电路18在时间t21(时间t11和t12)停用字线WLk和位线BLk，然后将写使能信号WE的信号电平从“H”电平变为“L”电平，而不验证对被选的单元格MCk的写入结果(无程序验证)。

[0356] 写入电路16被处于“L”电平的信号WE停用。在回写处理中，可以在写入“1”数据后执行程序验证。

[0357] 因此，这个实施例的MRAM在将数据传送到存储器控制器5之后完成回写处理。

[0358] 当读取数据为“0”数据时，这个实施例的MRAM完成操作而不执行回写操作。

[0359] 在第二实施例中，如在第一实施例中那样，当感测放大器电路151不活动时，预放电使能信号PDE可以始终被设置为“H”电平。因此，在接收地址ADR之前，两个节点ND1和ND2都预先放电。在这种情况下，在这个实施例的MRAM中，由于预放电处理已预先完成，因此在接收到地址ADR之后可以减少从时间t0到时间t2的处理。因此，这个实施例的MRAM可以加速读取操作。

[0360] 如上所述，在这个实施例的MRAM中，读取干扰可以通过用于被选的单元格的回写处理来减少。

[0361] 在这个实施例的MRAM中，不管从存储器单元格读取的数据，即使当数据为“0”数据或“1”数据时，也可以执行回写处理。

[0362] 在这个实施例中，在从MRAM 1到存储器控制器5的数据传送之后执行回写处理。

[0363] 因此，在包括这个实施例的MRAM 1的存储器系统中，即使这个实施例的MRAM 1执行回写操作，对存储器控制器侧的数据传送的性能(数据传送效率)也几乎没有任何不利影响。

[0364] 如上所述，这个实施例的磁存储器可以提高数据的可靠性，而不恶化操作性能。

[0365] (3)第三实施例

[0366] 将参考图12至15描述第三实施例的磁存储器。

[0367] (a)电路构造

[0368] 这个实施例的磁存储器(例如，MRAM)包括可以将两个读取电压VR1和VR2的脉冲宽度自动控制为期望的脉冲宽度的电路。在下文中，被被配置为控制读取电压VR1和VR2的脉冲宽度的电路被称为脉冲宽度控制电路。

[0369] 脉冲宽度控制电路40是包括参考单元格RC的电路。

[0370] 图12是用于解释这个实施例的MRAM的构造示例的示意图。

[0371] 如图12中所示，参考单元格RC在MRAM 1的存储器单元格阵列10中的参考区域RA中提供。

[0372] 参考区域RA在存储器单元格阵列10的一端侧提供。参考区域RA与存储器单元格MC在其中对准的区域(称为存储器单元格区域)MA相邻地提供。参考区域RA具有类似于存储器单元格区域MA的结构。

[0373] 参考单元格RC电连接到脉冲宽度控制电路40中的电路400。电路400在存储器单元格阵列10的外部提供。但是，电路400可以在存储器单元格阵列10的内部提供。电路400基于来自参考单元格RC的输出(电压或电流)控制控制线491和492的电位(控制信号的信号电平)。

[0374] 为参考区域RA提供至少一个读取驱动器150R和至少一个感测放大器电路151R。读取驱动器150R经由各种互连电连接到参考单元格RC。用于参考单元格RC的读取驱动器150R连接到与用于存储器单元格MC的读取驱动器150公共的电压端子(电压线)991和992。

[0375] 例如，当在存储器单元格区域MA中设置多个控制单元MX时，读取驱动器150和感测放大器电路151被提供给每个控制单元(例如，全局位线对)MX。

[0376] 来自电路400的控制信号经由控制线491和492被供给相应的读取驱动器150和150R。因此，控制从读取驱动器150输出读取电压VR1和VR2的定时。

[0377] 图13是用于解释这个实施例的MRAM中的脉冲宽度控制电路的等效电路图。在图13中，提取并图示了脉冲宽度控制电路的主要部分。在图13中，为了便于说明，图示了参考单元格。

[0378] 如图13中所示，参考单元格RC连接在位线RL和bRL之间。在下面的描述中，为了解释的清晰，连接到参考单元格RC的位线RL和bRL被称为参考位线RL和bRL。

[0379] 参考位线RL和bRL经由列选择开关(未示出)连接到全局位线GRL和bGRL。在下面的描述中，为了解释的清晰，与参考单元格RC对应的全局位线GRL和bGRL被称为参考全局位线GRL和bGRL。

[0380] 参考单元格RC连接到与存储器单元格MC公共的字线WLk。

[0381] 参考单元格RC包括处于P状态的MTJ元件100A、处于AP状态的MTJ元件100B以及两个单元格晶体管200A和200B。

[0382] MTJ元件100A和100B中的每一个的一端连接到参考位线RL。MTJ元件100A的另一端连接到单元格晶体管200A的一端。MTJ元件100B的另一端连接到单元格晶体管200B的一端。单元格晶体管200A和200B的另一端连接到参考位线bRL。

[0383] 处于P状态的MTJ元件100A和处于AP状态的MTJ元件100B并联连接在位线BL和位线bBL之间。

[0384] 因此，参考单元格RC的电阻值是处于P状态的MTJ元件的电阻值与处于AP状态的MTJ元件的电阻值之间的值。

[0385] 脉冲宽度控制电路40包括作为上述电路400的两个监视器电路400A和400B。

[0386] 第一监视器电路400A包括P型晶体管411、N型晶体管412和413以及与门416。

[0387] 晶体管411的电流路径的一端连接到电源端子990。晶体管411的电流路径的另一端连接到节点NDa。

[0388] 晶体管412的电流路径的一端连接到节点NDa。晶体管412的电流路径的另一端连接到晶体管413的电流路径的一端。晶体管413的电流路径的另一端连接到接地端子999。

[0389] 读使能信号RE1被供给晶体管411和413的栅极。

[0390] 参考单元格RC的输出(充电电位)经由位线bRL和bGRL等被供给晶体管412的栅极。

[0391] 与门416的输入端子之一连接到节点NDa。读使能信号RE1被提供给与门416的另一个输入端子。与门416的输出端子连接到控制线491。

[0392] 与门416的计算结果作为控制信号AND1被供给控制线491。

[0393] 在监视器电路400A中，P型晶体管418和反相器419连接到节点NDa。

[0394] 晶体管418的电流路径的一端连接到电源端子990。P型晶体管418的电流路径的另一端连接到节点NDa以及与门416的输入端子之一。

[0395] 反相器419的输入端子连接到节点NDa和与门416的输入端子之一。反相器419的输出端子连接到晶体管418的栅极。

[0396] 晶体管418和反相器419充当用于节点NDa的保持器(keeper)电路(保持电路)。保持器电路可以将节点NDa的电位维持在监视器电路400A的操作之前的状态。但是，晶体管418和反相器419的驱动力被设计为使得节点NDa可以根据监视器电路400A的操作进行充电和放电。

[0397] 第二监视器电路400B包括P型晶体管421、N型晶体管422和423以及与门426。

[0398] 晶体管421的电流路径的一端连接到电源端子990。晶体管421的电流路径的另一端连接到节点NDb。

[0399] 晶体管422的电流路径的一端连接到节点NDb。晶体管422的电流路径的另一端连接到晶体管423的电流路径的一端。

[0400] 晶体管423的电流路径的另一端连接到接地端子999。

[0401] 读使能信号RE2被供给晶体管421和423的栅极。

[0402] 参考单元格RC的输出经由位线bRL和bGRL等供给晶体管422的栅极。

[0403] 与门426的输入端子之一连接到节点NDb。读使能信号RE2被供给与门426的另一个输入端子。与门426的输出端子连接到控制线492。

[0404] 与门426的计算结果作为控制信号AND2被供给控制线492。

[0405] 在监视器电路400B中，作为保持器电路的P型晶体管428和反相器429连接到节点NDb。

[0406] 晶体管428的电流路径的一端连接到电源端子990。晶体管428的电流路径的另一端连接到节点NDb以及与门426的输入端子之一。

[0407] 反相器429的输入端子连接到节点NDb和与门426的输入端子之一。反相器429的输出端子连接到晶体管428的栅极。

[0408] 晶体管428和反相器429可以将节点NDb的电位维持在监视器电路400B的操作之前的状态。但是，晶体管428和反相器429的驱动力被设计为使得节点NDb可以根据监视器电路400B的操作进行充电和放电。

[0409] 为了在数据读取时形成存储器单元格MC的复制电路，参考单元格RC经由参考位线bRL和参考全局位线bGBL连接到感测放大器电路151R。因此，在MRAM的读取操作时，由感测放大器电路151R造成的负载被施加到参考单元格RC以及位线bRL和bGRL。当从被选的单元格MCk读取数据时，感测放大器电路151R的操作结果不输出到MRAM 1的外部。

[0410] 与参考单元格RC对应的读取驱动器150R连接到与存储器单元格MC对应的与读取驱动器150公共的控制线491和492以及电压线991和992。

[0411] 读取驱动器150R包括晶体管TR3R和晶体管TR4R。

[0412] 晶体管TR3R和TR4R的每条电流路径的一端经由参考全局位线GRL和列选择开关(未示出)连接到参考位线RL。

[0413] 晶体管TR3R的电流路径的另一端电连接到电压端子(电压线)991。读取电压VR1被供给电压端子991。晶体管TR4R的另一端电连接到电压端子992。读取电压VR2被供给电压端子992。

[0414] 可以使用单个电压源来构造读取驱动器150R。在这种情况下，钳位晶体管在读取驱动器150R与全局位线bGRL和RL之间提供。通过控制供给钳位晶体管的栅极的控制信号的信号电平，根据从电压源输出的电压(≥RV2)生成第一读取电压VR1和第二读取电压VR2。

[0415] 晶体管TR3R的栅极连接到与晶体管TR3公共的控制线491。晶体管TR4R的栅极连接到与晶体管TR4公共的控制线492。

[0416] 在监视器电路400A和400B中，晶体管412和422的阈值电压(导通电压)被设置为近似图6中的电压值(参考电位)Vref。当位线bRL和bGRL的充电电位达到电压值Vref时，晶体管412和422接通。

[0417] (b)操作示例

[0418] 将参考图14描述这个实施例的MRAM中的脉冲宽度控制电路的操作示例。

[0419] 图14是用于解释这个实施例的MRAM的脉冲宽度控制电路的操作示例的时序图。

[0420] 如上所述，这个实施例的MRAM 1基于命令CMD执行读取操作。

[0421] 在读取操作开始时(时间t90)，参考位线bRL和参考全局位线bGRL的电位处于“L”电平。

[0422] 在监视器电路400A和400B中，N型晶体管412和422被关断。节点NDa和NDb通过处于关闭状态的N型晶体管412和422与接地端子999电气分离。

[0423] 在读取操作之前，读使能信号RE1和RE2处于“L”电平。在这种情况下，晶体管411和421被接通，并且晶体管413和423被关断。节点NDa和NDb由处于导通状态的晶体管411和421充电。因此，节点NDa和NDb的初始状态被设置为“H”电平。

[0424] 在时间t91，控制电路18将读使能信号RE1设置为“H”电平。因此，晶体管413被接通，并且晶体管411被关断。

[0425] 节点NDa通过作为保持器电路的晶体管418和反相器419维持在初始状态(“H”电平状态)。

[0426] 与门416通过节点NDa中处于“H”电平的信号和处于“H”电平的信号RE1将处于“H”电平的信号AND1输出到控制线491。

[0427] 在其中读使能信号RE1被设置为“H”电平的时段中，读使能信号RE2被设置为“L”电平。因此，与门426将处于“L”电平的信号AND2输出到控制线492。

[0428] 在读取驱动器150和150R中，晶体管TR3和TR3R由处于“H”电平的信号AND1接通。由此，读取驱动器150和150R将读取电压VR1供给被选的单元格MC和参考单元格RC。

[0429] 通过读取电压VR1的供给，参考单元格RC向参考位线bRL和bGRL输出电流。因此，参考位线bRL和bGRL被逐步充电。

[0430] 当参考位线bRL和bGRL的电位达到不小于电压值Vref时(时间t92)，晶体管412在监视器电路400A中被接通。

[0431] 节点NDa由处于导通状态的晶体管412和413电连接到接地端子999。因此，节点NDa被放电。

[0432] 因此，节点NDa的电位变为“L”电平。

[0433] 当处于“L”电平的信号(节点NDa的电位)被供给与门416的输入端子之一时，与门416的计算结果变为“L”电平。

[0434] 与门416将处于“L”电平的信号AND1输出到控制线491。因此，在驱动器150和150R中，晶体管TR3和TR3R被关断。通过关断晶体管TR3和TR3R来停止读取电压VR1的供给。

[0435] 如上所述，当基于处于P状态的MTJ元件的电阻值与处于AP状态的MTJ元件的电阻值之间的电阻值的输出在第一读取开始时达到电压Vref作为起点时，读取电压的供给被中断。

[0436] 因此，基于某个参考电压Vref(晶体管412的阈值电压)，读取电压VR1的脉冲宽度被自动控制为值W1。

[0437] 由于在监视器电路400B中从时间t91到时间t92的时段中信号RE2的信号电平被设置为“L”电平，因此控制信号AND2的信号电平在从时间t91到时间t92的时段中维持在“L”电平。因此，晶体管TR4和TR4R处于关闭状态。在关闭状态下，晶体管TR4和TR4R不向被选的单元格MCk和参考单元格RC供给电压VR2。

[0438] 在读取电压VR1的供给停止之后，控制电路18在时间t93将读使能信号RE1的信号电平设置为“L”电平。

[0439] 在参考位线bRL和bGRL被放电之后，控制电路18开始第二读取。

[0440] 当由于参考位线bRL和bGRL的放电而使位线bRL和bGRL的电位变为“L”电平时，晶体管422被关断。节点NDb的电位由作为保持器电路的晶体管428和反相器429维持在初始状态(“H”电平状态)。

[0441] 在时间t94，控制电路18将读使能信号RE2设置为“H”电平。通过处于“H”电平的信号RE2，晶体管423被接通，而晶体管421被关断。

[0442] 与门426通过节点NDb中处于“H”电平的信号和处于“H”电平的信号RE2将处于“H”电平的控制信号AND2输出到控制线492。

[0443] 在读取驱动器150和150R中，晶体管TR4和TR4R由处于“H”电平的控制信号AND2接通。

[0444] 由此，读取驱动器150和150R向被选的单元格MC和参考单元格RC供给读取电压VR2(VR2>VR1)。

[0445] 当供给读取电压VR2时，参考位线bRL和参考全局位线bGRL由参考单元格RC的输出充电。

[0446] 在时间t95，当参考位线bRL和参考全局位线bGRL的电位通过读取电压VR2的供给而达到近似于电压值Vref时，晶体管422被接通。由于第二读取电压VR2的电压值高于第一读取电压VR1的电压值，因此参考全局位线bGRL的电位在比第一读取电压VR1的施加时间短的时段内达到电压值Vref。

[0447] 通过接通晶体管422，节点NDb经由处于导通状态的晶体管422和423电连接到接地端子999。因此，节点NDb的电位被设置为“L”电平。

[0448] 因此，处于“L”电平的信号从节点NDb供给与门426的输入端子之一。

[0449] 与门426通过处于“L”电平的信号(节点NDb的电位)和处于“H”电平的信号RE2将处于“L”电平的信号AND2输出到控制线492。

[0450] 处于“L”电平的信号AND2经由控制线492被供给晶体管TR4和TR4R。因此，晶体管TR4和TR4R被关断。

[0451] 通过关断晶体管TR4和TR4R来停止读取电压VR2的供给。

[0452] 以这种方式，当由于参考单元格RC的输出引起的充电电位在第二读取开始时达到电位Vref作为起点时，读取电压VR2的供给被中断。因此，读取电压VR2的脉冲宽度基于某个参考电压Vref被自动控制为值W2。

[0453] 在读取电压VR2的供给停止之后，控制电路18在时间t96将读使能信号RE2的信号电平设置为“L”电平。

[0454] 其后，如上所述，基于第一读取和第二读取的结果来确定被选的单元格MCk中的数据，并且从这个实施例的MRAM读取所确定的数据。

[0455] 如上所述，这个实施例的MRAM可以基于参考单元格RC的输出的监视结果将读取电压VR1和VR2的脉冲宽度控制为期望的值。

[0456] 与这个实施例的MRAM一样，基于在读取操作时某个节点的电位的监视结果来控制读取电压的脉冲宽度，由此根据MRAM的操作环境(诸如温度)的改变的MTJ元件的特征的改变可以反映在读取电压的脉冲宽度的控制中。因此，这个实施例的MRAM可以稳定读取操作。

[0457] 因而，在这个实施例的磁存储器中，可以改进存储器的操作特征。

[0458] (c)修改

[0459] 将参考图15描述这个实施例的MRAM的修改。

[0460] 图15是用于解释这个实施例的MRAM的修改的等效电路图。

[0461] 在这个修改中，脉冲宽度控制电路400中的监视器电路的内部构造与图13中所示的示例不同。

[0462] 在监视器电路400A中，提供有N型晶体管414和P型晶体管415。

[0463] 晶体管414的电流路径的一端连接到晶体管413的电流路径的另一端。晶体管414的电流路径的另一端连接到接地端子999。控制信号TRE被供给晶体管414的栅极。

[0464] 晶体管415的电流路径的一端连接到电源端子990。晶体管415的电流路径的另一端连接到节点NDa和与门416的输入端子之一。读使能信号RE1被供给晶体管415的栅极。

[0465] 在这个修改中，控制信号TRE被供给晶体管411的栅极。

[0466] 在监视器电路400B中，提供有N型晶体管424和P型晶体管425。

[0467] 晶体管424的电流路径的一端连接到晶体管423的电流路径的另一端。晶体管424的电流路径的另一端连接到接地端子999。控制信号TRE被供给晶体管424的栅极。

[0468] 晶体管425的电流路径的一端连接到电源端子990。晶体管425的电流路径的另一端连接到节点NDb和与门426的输入端子之一。读使能信号RE2被供给晶体管425的栅极。

[0469] 在这个修改中，控制信号TRE被供给晶体管421的栅极。

[0470] 控制信号TRE是用于确定是否要执行使用复制电路151R对读取电压VR1和VR2的脉冲宽度W1和W2的调整(修整)的信号。下文中，控制信号TRE被称为修整使能信号TRE。

[0471] 在这个修改中，不需要提供作为保持器电路的元件418、419、428和429。

[0472] 在这个修改中，图15的脉冲宽度调整电路15操作如下。

[0473] 当确定使用脉冲宽度控制电路40执行读取电压VR1和VR2的脉冲宽度调整时，处于“H”电平的修整使能信号TRE被供给晶体管411、414、421和424。

[0474] 通过处于“H”电平的信号TRE，晶体管414和424被接通，并且晶体管411和421被关断。

[0475] 因此，监视器电路400A和400B中的每一个被设置为能够监视位线bRL和bGRL的电位的状态。

[0476] 其后，执行第一读取。

[0477] 基本上如图14中所示的操作示例那样，读使能信号RE1被设置为“H”电平，并且读使能信号RE2被设置为“L”电平。

[0478] 通过处于“H”电平的信号RE1，晶体管413被设置为导通状态，并且晶体管415被设置为关闭状态。另一方面，通过处于“L”电平的信号RE2，晶体管423被设置为关闭状态，并且晶体管425被设置为导通状态。

[0479] 在这里，由于在第一读取时在监视操作开始时处于放电状态的位线bRL和bGRL的电位被供给晶体管412和422的栅极，因此晶体管412和422的初始状态是关闭状态。

[0480] 节点NDa被处于关闭状态的晶体管412与接地端子999电气分离。因此，即使晶体管411、415处于关闭状态，仍维持节点NDa的充电状态。

[0481] 与节点NDa的电位对应的、处于“H”电平的信号被供给与门416的输入端子之一。处于“H”电平的信号RE1被供给与门的另一个输入端子416。

[0482] 因此，与门416将处于“H”电平的信号AND1输出到控制线491。晶体管TR3和TR3R由控制线491上处于“H”电平的信号接通。

[0483] 读取电压VR1由处于导通状态的晶体管TR3和TR3R供给被选的单元格MCk和参考单元格RC。

[0484] 如参考图14所描述的，当参考位线bRL和bGRL的电位通过由于某个时段T1的经过以及由于读取电压VR1的供给而引起的充电达到电压值Vref时，晶体管412被接通。因此，节点NDa经由处于导通状态的晶体管412、413和414电连接到接地端子999并被放电。

[0485] 节点NDa的处于“L”电平的电位被供给与门416的输入端子之一。

[0486] 因此，与门416将处于“L”电平的信号AND1输出到控制线491。

[0487] 晶体管TR3和TR3R被控制线491上处于“L”电平的信号AND1关断。读取电压VR1的供给由处于关闭状态的晶体管TR3和TR3R而被停止。

[0488] 如上所述，读取电压VR1的供给被控制，使得读取电压VR1的脉冲宽度W1具有与直到位线bRL和bGRL的充电电位达到电压值Vref的时段T1对应的量值。

[0489] 在监视器电路400B中，节点NDb被处于关闭状态的晶体管422与接地端子999电气分离，并且被处于导通状态的晶体管425电连接到电源端子990。

[0490] 但是，在其中读使能信号RE1被设置为“H”电平的时段(用于第一读取的时段)中，读使能信号RE2被设置为“L”电平。因此，与门426将处于“L”电平的信号AND2输出到控制线492。因而，第二读取电压VR2向被选的单元格MCk和参考单元格RC的供给由于处于关闭状态的晶体管TR4和TR4R而被中断。

[0491] 在将位线bRL和bGRL放电之后，执行第二次读取。

[0492] 在监视器电路400A中，读使能信号RE1被设置为“L”电平之后，读使能信号RE2的信号电平被设置为“H”电平。

[0493] 在监视器电路400B中，通过处于“H”电平的信号RE2，晶体管423被接通，并且晶体管425被关断。

[0494] 与门416通过处于“L”电平的信号RE1而输出处于“L”电平的信号AND1。因此，晶体管TR3和TR3R被关断。以这种方式，在第二读取时，第一读取电压VR1向被选的单元格MCk和参考单元格RC的供应由处于关闭状态的晶体管TR3和TR3R而被中断。

[0495] 由于在第二读取时的监视操作开始时将处于放电状态的位线bRL和bGRL的电位供给晶体管422，因此晶体管422的初始状态是关闭状态。

[0496] 节点NDb被处于关闭状态的晶体管422与接地端子999电气分离。节点NDb维持第二读取之前的充电状态。

[0497] 与门426通过节点NDb中处于“H”电平的信号和处于“H”电平的信号RE2将处于“H”电平的信号AND2输出到控制线492。晶体管TR4和TR4R由控制线492上处于“H”电平的信号接通。

[0498] 读取电压VR2经由处于导通状态的晶体管TR4和TR4R供给被选的单元格MCk和参考单元格RC。

[0499] 在经过某个时段T2之后，当参考位线bRL和bGRL的电位由于读取电压VR2的供给而达到电压值Vref时，晶体管422被接通。节点NDb被处于导通状态的晶体管422、423和424放电。节点NDb的处于“L”电平的电位被供给与门426的输入端子之一。

[0500] 因此，与门426将处于“L”电平的信号AND2输出到控制线492。

[0501] 晶体管TR4和TR4R被控制线492上处于“L”电平的信号关断。读取电压VR2向被选的单元格MCk和参考单元格RC的供给被处于关闭状态的晶体管TR4和TR4R停止。

[0502] 如上所述，读取电压VR1的供给被控制，使得读取电压VR2的脉冲宽度W2具有与直到位线bRL和bGRL的充电电位达到电压值Vref的时段T2对应的量值。

[0503] 其后，基于第一读取和第二读取的结果确定被选的单元格MCk中的数据，并且从这个实施例的MRAM读取所确定的数据。

[0504] 当不执行通过脉冲宽度控制电路40对读取电压VR1和VR2的脉冲宽度的自动调整时，处于“L”电平的修整使能信号TRE被供给晶体管411、414、421和424。

[0505] 晶体管411和421被接通，并且晶体管414和424被关断；因此，在读取操作期间维持节点NDa和NDb的充电状态。

[0506] 因此，与门416和426的输出信号AND1和AND2的信号电平仅根据控制电路18对读使能信号RE1和RE2的信号电平的控制而改变。

[0507] 因此，根据控制电路18基于设置信息对读使能信号RE1和RE2的控制来控制读取电压VR1和VR2的脉冲宽度。

[0508] 如上所述，在这个实施例的MRAM中，即使对于图15中所示的电路构造，通过与图13中所示的电路基本相同的操作(参见图14)，也可以基于参考单元格RC的输出的监视结果将读取电压VR1和VR2的脉冲宽度控制为期望的值。

[0509] 具有图15的脉冲宽度控制电路40的这个实施例的MRAM 1可以通过修整使能信号TRE来控制脉冲宽度控制电路40的激活/停用。

[0510] 因此，在这个实施例的MRAM中，读取电压VR1和VR2的脉冲宽度W1和W2的自动调整的存在或不存在可以作为操作选项被选择。

[0511] 如上所述，在这个实施例的磁存储器中，可以改进存储器的操作特征。

[0512] (4)第四实施例

[0513] 将参考图16至19描述第四实施例的磁存储器。

[0514] 图16是用于解释这个实施例的磁存储器的构造示例的等效电路图。

[0515] 在这个实施例的磁存储器(例如，MRAM)中，使用电压模式差分放大型感测放大器电路151A作为用于数据读取的感测放大器电路。即使在这个实施例的MRAM中使用电压模式感测放大器电路时，这个实施例的MRAM也可以通过图5至9中所示的操作读取被选的单元格中的数据。

[0516] 如图16中所示，电压模式感测放大器电路151A在读取操作时连接到设置为低电位侧的位线bBL和bGBL。

[0517] 在图16的感测放大器电路151A中，由于感测放大器单元50A中的晶体管TRa至TRf的连接关系与图8的示例基本相同，因此这里将省略其解释。

[0518] 晶体管TRg的电流路径的一端连接到节点ND1，并且晶体管TRg的电流路径的另一端连接到接地端子999。例如，从控制电路18向晶体管TRg的栅极供给预放电使能信号PDE1。

[0519] 晶体管TRh的电流路径的一端连接到节点ND2，并且晶体管TRg的电流路径的另一端连接到接地端子999。例如，从控制电路18向晶体管TRg的栅极供给预放电使能信号PDE2。

[0520] N型晶体管609的电流路径的一端连接到全局位线bGBL(或位线bBLk)。晶体管609的电流路径的另一端连接到接地端子999。控制信号VG从例如控制电路18供给晶体管609的栅极。晶体管609根据控制信号VG的信号电平钳位位线bBLk和bGBL的电位。

[0521] 感测放大器电路151和全局位线bGBL之间的连接由开关元件SW1和SW2控制。

[0522] 在电压模式感测放大器电路151A中，基于在施加读取电压VR1时位线的电压降的量和在施加读取电压VR2时位线的电压降的量来确定并读取被选的单元格MCk中的数据。

[0523] 在读取操作时，处于“H”电平的信号VG被供给晶体管609的栅极，并且晶体管609被设置为导通状态。因此，位线bBLk和bGBL的电位被钳位。

[0524] 其后，通过与上述实施例基本相同的操作，将第一读取电压VR1和第二读取电压VR2供给被选的单元格MCk。

[0525] 在施加具有脉冲宽度W1的第一读取电压VR1时位线bBLk和bGBL的电位根据由被选的单元格MCk中的MTJ元件100的电阻值造成的电压降而变化。当施加电压VR1时，与位线bBLk和bGBL的电位变化对应的电荷被保持在电容器981中。

[0526] 在施加具有脉冲宽度W2的第二读取电压VR2时位线bBLk和bGBL的电位根据由被选的单元格MCk中的MTJ元件100的电阻值造成的电压降而变化。当施加电压VR2时，与全局位线bBLk和bGBL的电位变化对应的电荷被保持在电容器982中。

[0527] 电容器981和982的电位分别被传送到感测放大器单元50A中的节点ND1和ND2。基于节点ND1与ND2的电位的比较结果(电位的量值关系)来确定被选的单元格MCk中的数据。

[0528] 有可能用于增加和减小由MTJ元件100的电阻值造成的电压降和电流值变化的偏移电压可以根据第一读取电压VR1与第二读取电压VR2之比(α＝VR2/VR1)而改变。为了校正这个偏移，可以在位线bBLk和bGBL与电容器982之间提供电压转换电路700。在电压转换电路700中，电压转换电路700的输出电压被设置为电压转换电路700的输入电压的1/α。

[0529] 因此，读取被选的单元格MCk中的数据。

[0530] 在读取电压VR1和VR2中，脉冲宽度W1和脉冲宽度W2可以具有相同的脉冲宽度。

[0531] 读取驱动器150可以由单个电压源(电压VRX)驱动。在这种情况下，在读取驱动器150与全局位线GBL和BLk之间提供钳位晶体管。可以通过控制供给钳位晶体管的栅极的控制信号VG的信号电平从电压VRX(≥RV2)生成第一读取电压VR1和第二读取电压VR2。

[0532] 图17是示出图16的修改的读取放大器电路的等效电路图。

[0533] 如图17中所示，电压模式感测放大器电路151A可以连接到在读取操作时被设置为高电位侧的位线BL和GBL。

[0534] 在这种情况下，晶体管609的电流路径的一端连接到读取驱动器150的输出端子，并且晶体管609的电流路径的另一端连接到全局位线GBL(或位线BLk)。

[0535] 在图17的示例中，位线BLk和GBL的电位根据在供给读取电压VR1和VR2时由被选的单元格MCk的MTJ元件的电阻值造成的电压降而变化。在施加读取电压VR1和VR2时与位线BLk和GBL的电位变化对应的电荷被保持在电容器981和982中。

[0536] 同样在这个示例中，用于增加和减小由MTJ元件100的电阻值造成的电压降和电流值变化的偏移电压根据第一读取电压VR1与第二读取电压VR2之比(α＝VR2/VR1)而增加和减小。为了校正偏移，可以在全局位线bBLk和bGBL与电容器982之间提供电压转换电路(输出电压＝输入电压/α)。

[0537] 感测放大器单元50A比较电容器981与982的电位，由此读取被选的单元格MCk中的数据。

[0538] 图18是示出这个实施例的MRAM的电压模式读取放大器电路的电路构造的等效电路图。图18中的感测放大器电路151B通过与图16和17中不同的方法来区分被选的单元格中的数据。

[0539] 图18的感测放大器电路151B控制位线BL和GBL的钳位电压，以控制在第一读取和第二读取时施加到被选的单元格MCk的读取电压VR1和VR2的量值。

[0540] 读取驱动器150X包括晶体管TRX。晶体管TRX的电流路径的一端连接到电压端子995，并且晶体管TRX的电流路径的另一端连接到全局位线GBL(或位线bBLk)。电压VRX(≥RV2)被施加到电压端子995。控制信号RD被供给晶体管TRX的栅极。

[0541] 例如，晶体管619的电流路径连接在读取驱动器150X和全局位线GBL之间。

[0542] 控制信号VG从例如控制电路18供给晶体管619的栅极。信号VG的信号电平除了用于将晶体管619设置为关闭状态的信号电平之外还具有第一电平VG1和第二电平VG2。

[0543] 第一电平VG1具有用于从电压VR生成第一读取电压VR1的电压值。第二电平VG2具有用于从电压VR生成第二读取电压VR2的电压值。例如，第二电平VG2的电压值的绝对值大于第一电平VG1的电压值的绝对值。

[0544] 根据信号VG1和VG2的供给时段来控制读取电压VR1和VR2的脉冲宽度W1和W2。

[0545] N型晶体管611连接到全局位线bGBL。

[0546] 晶体管611的电流路径的一端连接到全局位线bGBL并且还连接到晶体管611的栅极。晶体管611的另一端连接到接地端子999。

[0547] N型晶体管612的栅极和N型晶体管613的栅极连接到晶体管611的栅极。

[0548] 晶体管612的电流路径的一端连接到感测放大器电路151B的输入端子之一。晶体管612的电流路径的另一端连接到接地端子999。

[0549] 晶体管613的电流路径的一端连接到感测放大器电路151B的另一个输入端子。晶体管613的电流路径的另一端连接到接地端子999。

[0550] 同样在这个示例中，有可能用于增加和减小由MTJ元件100的电阻值(电阻状态)造成的电压降和电流值变化的偏移可以根据第一读取电压VR1与第二读取电压VR2之比(α＝VR2/VR1)发生。为了校正偏移，晶体管612和613可以被设计为使得晶体管612的驱动力与晶体管613的驱动力(例如，晶体管的栅极宽度)之间的关系为α:1。

[0551] 在读取操作时，晶体管TRX通过处于“L”电平的信号RD被设置为导通状态，并且电压端子995电连接到全局位线GBL。

[0552] 在第一读取时，信号电平VG1的控制信号VG在与读取电压VR1的脉冲宽度W1对应的某个时段中被供给晶体管619的栅极。因此，具有脉冲宽度W1的读取电压VR1被供给被选的单元格MCk。当施加电压VR1时，全局位线bGBL的电位根据被选的单元格MCk中的MTJ元件100的电阻值(电阻状态)而变化。

[0553] 在供给第一读取电压VR1时全局位线bGBL的电位被施加到晶体管611、612和613的栅极。因此，晶体管612和613使与全局位线bGBL的电位对应的电流通过。在第一读取时，电容器981根据晶体管612的输出电流经由处于导通状态的开关元件SW1被充电。

[0554] 在第二读取时，信号电平VG2的控制信号VG在与读取电压VR2的脉冲宽度W2对应的某个时段中被供给晶体管619的栅极。因此，具有脉冲宽度W2的读取电压VR2被供给被选的单元格MCk。当施加电压VR2时，全局位线bGBL的电位根据被选的单元格MCk中的MTJ元件100的电阻值而变化。

[0555] 在供给第二读取电压VR2时全局位线bGBL的电位被施加到晶体管611、612和613的栅极。因此，晶体管612和613使与全局位线bGBL的电位对应的电流通过。在第二读取时，电容器982根据晶体管613的输出电流经由处于导通状态的开关元件SW2被充电。

[0556] 感测放大器单元50A根据晶体管612和613的输出电流来比较电容器981与982的电位，由此读取被选的单元格MCk中的数据。

[0557] 以这种方式，图18的感测放大器电路151B可以基于根据两个读取电压供给操作的电流差来确定数据。

[0558] 可以根据读取操作的操作状态将读取电压VR1和读取电压VR2中的一个直接施加到电压端子995，而不调整晶体管619的栅极电压(信号VG的信号电平)。

[0559] 在两个读取电压VR1和VR2中，脉冲宽度W1和脉冲宽度W2可以具有相同的宽度。

[0560] 图19是示出图18的修改的感测放大器电路的等效电路图。

[0561] 如图19中所示，感测放大器电路151B可以连接到全局位线GBL。

[0562] P型晶体管621的电流路径连接在晶体管619和读取驱动器150X之间。

[0563] 晶体管621的栅极、P型晶体管622的栅极和P型晶体管623的栅极连接到晶体管619的电流路径的一端。晶体管621、622和623的栅极经由晶体管619的电流路径连接到全局位线GBL。

[0564] 晶体管622和623的每条电流路径的一端连接到电压端子995。

[0565] 晶体管622的电流路径的一端经由开关元件SW1连接到电容器981的一端。晶体管623的电流路径的一端经由开关元件SW2连接到电容器982的一端。

[0566] 在图19的感测放大器电路151B中，类似于图18的示例，通过控制供给晶体管619的控制信号VG的信号电平来生成第一读取电压VR1和第二读取电压VR2。

[0567] 由于第一读取电压VR1和第二读取电压VR2向被选的单元格MCk的供给，晶体管622和623根据全局位线GBL的电位输出电流。电容器981和982根据读取电压VR1和VR2的晶体管的输出电流被充电。

[0568] 同样在这个示例中，有可能可以根据第一读取电压VR1与第二读电压VR2之比(α＝VR2/VR1)发生用于增加和减小由MTJ元件100的电阻值造成的电压降和电流值变化的偏移。因此，可以通过执行使晶体管612的驱动力与晶体管613的驱动力(例如，晶体管的栅极宽度)之比为α:1的设置来校正偏移。

[0569] 图16至19中的感测放大器电路的内部构造以及在这个实施例的MRAM中使用的电压模式感测放大器电路的内部构造不限于图16至19中的内部构造。

[0570] 如上所述，在这个实施例的MRAM中，即使当使用电压模式感测放大器电路作为感测放大器电路时，也可以通过自参考方法读取被选的单元格中的数据，而不破坏被选的单元格中的数据。

[0571] (5)第五实施例

[0572] 将参考图20和21描述第五实施例的磁存储器。

[0573] 图20是用于解释这个实施例的磁存储器的构造示例的等效电路图。

[0574] 在这个实施例的磁存储器(例如，MRAM)中，使用电流模式感测放大器电路作为用于数据读取的感测放大器电路。即使当在这个实施例的MRAM中使用电流模式感测放大器电路时，这个实施例的MRAM也可以通过图5至9中所示的操作读取被选的单元格中的数据。

[0575] 图20的感测放大器电路151C连接到在读取操作时处于低电位的位线bBL和bGBL的一侧。

[0576] 在图20的感测放大器电路151C中，由于形成触发器的多个晶体管TRa至TRf的连接关系与图8的示例基本相同，因此这里将省略其解释。

[0577] N型晶体管630的电流路径连接在全局位线bGBL(或位线bBLk)和接地端子999之间。

[0578] N型晶体管631的电流路径的一端连接到晶体管630的栅极和全局位线bGBL。晶体管631的电流路径的另一端连接到N型晶体管630的栅极。读使能信号RE1从控制电路18供给晶体管631的栅极。晶体管631控制电容器981和全局位线bGBL之间的连接。

[0579] 电容器981的一端连接到晶体管631的电流路径的另一端和晶体管630的栅极。电容器981的另一端连接到接地端子999。

[0580] N型晶体管632的电流路径的一端经由晶体管TR1连接到节点ND3。晶体管632的电流路径的另一端连接到接地端子999。节点ND3是晶体管TRa的电流路径和晶体管TRb的电流路径之间的连接节点。

[0581] N型晶体管633的电流路径的一端连接到晶体管630的栅极和全局位线bGBL。晶体管633的电流路径的另一端连接到N型晶体管634的栅极。读使能信号RE2从控制电路18供给晶体管633的栅极。晶体管633控制电容器982和全局位线bGBL之间的连接。

[0582] 电容器982的一端连接到晶体管633的电流路径的另一端和晶体管634的栅极。电容器982的另一端连接到接地端子999。

[0583] N型晶体管634的电流路径的一端经由晶体管TR2连接到节点ND4。晶体管634的电流路径的另一端连接到接地端子999。节点ND4是晶体管TRd的电流路径和晶体管TRe的电流路径之间的连接节点。

[0584] 可以使用上述开关元件SW1和SW2代替晶体管631和633。

[0585] 在读取操作时，感测放大器电路151C向晶体管632和634输出电流。

[0586] 电流模式感测放大器电路151C在数据读取时继续输出电流。晶体管632和634分离被选的单元格MCk与节点ND3和ND4之间的电流路径。因此，由于来自感测放大器电路151C的电流引起的被选的单元格的读取干扰被抑制。

[0587] 在使用第一读取电压VR1的第一读取时(当信号VG是信号电平VG1时)，电容器981根据被选的单元格MCk的输出(电流或充电电位)经由处于导通状态的晶体管631被充电。

[0588] 因此，电容器981保持与向其供给第一读取电压VR1的被选的单元格MCk的输出(电流或充电电位)对应的电位。

[0589] 在使用第二读取电压VR2的第二读取时(当信号VG是信号电平VG2时)，电容器982根据被选的单元格MCk的输出(电流或充电电位)经由处于导通状态的晶体管633被充电。

[0590] 因此，电容器982保持与向其供给第二读取电压VR2的被选的单元格MCk的输出(电流或充电电位)对应的电位。

[0591] 在晶体管TR1和TR2被接通之后，晶体管632和634被与电容器981和982的电位对应的晶体管的驱动力驱动。因此，节点ND3和ND4的电位根据电容器981和982的电位而变化。

[0592] 节点ND1和ND2的电位根据节点ND3和ND4之间的相对量值关系而改变。被选的单元格MCk中的数据基于节点ND1和ND2的电位的比较结果来确定。

[0593] 因此，读取被选的单元格MCk中的数据。

[0594] 读取电压VR1和读取电压VR2中的一个可以根据读取操作的操作状态被直接施加到电压端子995，而不调整晶体管619的栅极电压(信号VG的信号电平)。在两个读取电压VR1和VR2中，脉冲宽度W1和脉冲宽度W2可以具有相同的宽度。

[0595] 同样在这个示例中，有可能可以根据第一读取电压VR1与第二读取电压VR2之比(α＝VR2/VR1)发生用于增加和减小由MTJ元件100的电阻值造成的电压降和电流值变化的偏移。因此，可以通过将晶体管632的驱动力与晶体管634的驱动力(例如，晶体管的栅极宽度)之比设置为α:1来校正偏移。

[0596] 图21是不同于图20的电路的电流模式感测放大器电路的等效电路图。

[0597] 在图21的感测放大器电路151D的感测放大器单元50D中，由于形成触发器的多个晶体管TRb、TRc、TRd和TRe的连接关系与图8的示例基本相同，因此这里将省略其解释。但是，晶体管TRb的电流路径的一端连接到电源端子990，并且晶体管TRe的电流路径的另一端连接到电源端子990。

[0598] 感测放大器单元50D包括N型晶体管TRj和TRk以及P型晶体管TRx、TRy和TRz。

[0599] 晶体管TRj的电流路径的一端连接到节点ND5。晶体管TRj的电流路径的另一端连接到接地端子999。晶体管TRk的电流路径的一端连接到节点ND6。晶体管TRk的电流路径的另一端连接到接地端子999。

[0600] 信号SE被供给晶体管TRj和TRk的栅极。

[0601] 晶体管TRj和TRK控制在感测放大器电路151D中锁存来自被选的单元格的输出的定时。

[0602] 晶体管TRx和TRy的每条电流路径的一端连接到电源端子990。

[0603] 晶体管TRx的电流路径的另一端连接到节点ND1。晶体管TRy的电流路径的另一端连接到节点ND2。晶体管TRz的电流路径的一端连接到节点ND1，并且晶体管TRz的电流路径的另一端连接到节点ND2。

[0604] 信号bPDE被供给晶体管TRx、TRy和TRz的栅极。

[0605] 晶体管TRx、TRy和TRz控制节点ND1和ND2的充电。

[0606] 如图21中所示，感测放大器电路151D连接到在读取操作时处于高电位的位线bBL和bGBL的一侧。

[0607] P型晶体管640的电流路径连接在读取驱动器150X的输出端子和晶体管619之间。

[0608] 晶体管640的栅极经由晶体管619的电流路径连接到全局位线GBL。

[0609] N型晶体管641的电流路径的一端连接到晶体管640的栅极和全局位线GBL。晶体管641的电流路径的另一端连接到N型晶体管642的栅极。读使能信号RE1从控制电路18供给晶体管641的栅极。晶体管641控制电容器981和全局位线GBL之间的连接。

[0610] 电容器981的一端连接到晶体管641的电流路径的另一端和晶体管642的栅极。电容器981的另一端连接到接地端子999。

[0611] 晶体管642的电流路径的一端连接到电压端子995。晶体管642的电流路径的另一端经由晶体管TR1连接到节点ND5。

[0612] N型晶体管643的电流路径的一端连接到晶体管640的栅极和全局位线GBL。晶体管643的电流路径的另一端连接到N型晶体管644的栅极。读使能信号RE2从控制电路18供给晶体管643的栅极。晶体管643控制电容器982和全局位线GBL之间的连接。

[0613] 电容器982的一端连接到晶体管643的电流路径的另一端和晶体管644的栅极。电容器982的另一端连接到接地端子999。

[0614] 晶体管644的电流路径的一端连接到电压端子995。晶体管644的电流路径的另一端经由晶体管TR2连接到节点ND6。

[0615] 可以使用上述开关元件SW1和SW2来代替晶体管641和643。

[0616] 感测放大器电路151D在读取操作时吸取电流。

[0617] 感测放大器电路151D通过晶体管642和644与被选的单元格MCk的电流路径电气分离。因此，在这个实施例的MRAM中，即使在读取操作期间感测放大器电路151D将电流吸入电路151D，也有可能抑制由于在感测放大器电路151D中的电流吸入而引起的到被选的单元格MCk中的电流流入。因此，这个实施例的MRAM可以防止由于感测放大器电路151D的电流而引起的读取干扰。

[0618] 与图20中所示的示例类似，电容器981和982中的每一个在第一读取和第二读取时根据被选的单元格的输出的量值被充电。

[0619] 在晶体管TR1、TR2、TRj和TRk接通之后，晶体管642和644根据电容器981和982的电位被驱动。因此，节点ND5和ND6的电位根据电容器981和982的电位而变化。

[0620] 节点ND1和ND2的电位根据节点ND5和ND6之间的相对量值关系而改变。基于节点ND1和ND2的电位的比较结果来确定被选的单元格MCk中的数据。

[0621] 因此，读取被选的单元格MCk中的数据。

[0622] 在这个示例中，有可能可以根据第一读取电压VR1与第二读取电压VR2之比(α＝VR2/VR1)发生用于增加和减小由MTJ元件100的电阻值造成的电压降和电流值变化的偏移。为了校正偏移，晶体管642的驱动力与晶体管644的驱动力(例如，晶体管的栅极宽度)之比可以被设置为α:1。

[0623] 在图20和21中所示的示例中，示出了其中通过控制晶体管619的栅极电压VG从电压VR生成第一读取电压VR1和第二读取电压VR2的示例。但是，如图8等中所示的示例中那样，第一读取电压VR1和第二读取电压VR2可以从向其施加电压VR1和VR2的电压端子991和992输出到被选的单元格。

[0624] 图20和21中的感测放大器电路151C和151D的内部构造是示例，并且这个实施例的MRAM中使用的电流模式感测放大器电路的内部构造不限于图20和21中的内部构造。

[0625] 如上所述，在这个实施例的MRAM中，即使当使用电流模式感测放大器电路作为感测放大器电路时，被选的单元格中的数据也可以通过自参考方法读取，而不破坏被选的单元格中的数据。

[0626] (6)其它

[0627] 在上述每个实施例中，已经使用MRAM作为示例描述了存储器设备的读取操作。

[0628] 上述每个实施例都可以应用于MRAM以外的磁存储器，只要它是使用MTJ元件的磁存储器即可。

[0629] 只要作为存储器元件的可变电阻元件关于处于某个电阻状态的元件的电阻值具有电压依赖性，那么与磁阻效应元件类似，这个实施例中所述的读取操作就可以应用于使用除磁阻效应元件之外的可变电阻元件的电阻变化型存储器。

[0630] 虽然已经描述了某些实施例，但这些实施例仅仅是作为示例给出的，而不是意在限制本发明的范围。实际上，本文所述的新颖实施例可以以各种其它形式来体现；此外，在不背离本发明的精神的情况下，可以对本文所述的实施例的形式进行各种省略、替换和改变。所附权利要求及其等同物意在覆盖将落入本发明的范围和精神之内的此类形式或修改。

标题	发布/更新时间	阅读量
磁存储器和存储器系统-专利编号CN108091358A	2020-05-12	401
磁存储器-专利编号CN110890117A	2020-05-11	271
存储器装置-专利编号CN106531219B	2020-05-13	893
存储器设备-专利编号CN107833590A	2020-05-13	215
存储器件-专利编号CN104239265A	2020-05-12	224
磁存储器-专利编号CN110895951A	2020-05-11	977
存储器-专利编号CN1627437A	2020-05-11	64
存储器-专利编号CN1204506C	2020-05-11	675
存储器-专利编号CN1403928A	2020-05-12	991
存储器装置-专利编号CN109542334A	2020-05-13	284

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