最近，诸如DRAM的半导体存储器也开始应用于诸如便携式电 话、PDA(个人数字助理)等的移动终端设备中，因此不断要求半导 体存储器降低电流消耗。
作为一种降低电流消耗的方法，例如，第8-203268号日本未决 专利申请披露了一种技术，这种技术，对于保持数据的存储单元，在 非存取周期期间将位线设置为浮置状态以消除流经位线和与其相连的 读出放大器的泄漏电流，从而降低电流消耗。非存取周期是指不包括 数据读取、数据写入以及刷新操作周期的周期。刷新操作是指通过在 预定时间读取、放大以及重写数据来保持写入存储单元内的数据的操 作。
以这样的方式构造DRAM，即通过累计存储单元内各电容器上的 电荷来保持其内的数据。利用这种结构，DRAM要求对从存储单元读 取的数据进行刷新操作，并在存储单元可以保持写入其内的数据的最 长数据保持时间tREFmax内，将该数据重新写入该存储单元。DRAM 的平均电流消耗随tREFmax发生变化，因此在DRAM具有长tREFmax 时，DRAM可以减少应该执行的刷新操作次数，从而降低平均电流消 耗。
然而，在最长数据保持时间tREFmax达到某个长度后，即使通 过改善存储单元等的性能来延长最长数据保持时间tREFmax，也不能 进一步降低平均电流消耗。这是由外围电路消耗的电流引起的，并且 存在DC电流分量，例如，流入在生产过程中在DRAM内不小心产生 的瑕疵点的泄漏电流。
与DRAM的外围电路相比，通过不断提高DRAM的集成度，可 以对包含存储单元阵列在内的DRAM存储阵列单元进行处理以进一 步实现小型化，该存储阵列单元包括：存储单元，以矩阵形式排列； 字驱动器，用于驱动字线；读出放大器，用于读取保持在存储单元阵 列内的数据等。因此，与外围电路相比，高度小型化存储阵列单元通 常存在大量缺陷，例如，相邻导线之间出现短路等，以致因为在这些 瑕疵点产生泄漏电流而消耗外部电源的电流。从另一方面说，降低泄 漏电流可以有效降低平均电流消耗。
如上所述，在第8-203268号日本未决专利申请披露的DRAM 中，由于在非存取周期期间将位线设置为浮置状态，所以可以切断流 过位线和与其相连的读出放大器的电流。
然而，还存在问题，即不能有效降低整个DRAM的平均电流消 耗，因为仅将位线设置为浮置状态不能降低流过字线的泄漏电流以及 外围电路等的电流消耗。

因此，本发明的目的是提供一种可以进一步降低平均电流消耗的 半导体存储器控制方法和半导体存储器。
从现状看，当前的半导体存储器不采用由外部施加的外部电源电 压VDD，而是利用内部电压发生器电路产生预定内部电源电压以降低 或升高外部电源电压VDD，并将产生的内部电源电压施加到内部电路 以提高设备的可靠性。
例如，在DRAM中，为了提高存储容量，要显著降低用于存储 单元的晶体管尺寸。因为要降低晶体管尺寸，所以不能对结果晶体管 施加高电压，因此在DRAM内设置电压降低电源电路以对晶体管施 加比外部电源电压VDD低的降低电压。
另一方面，为了保证要求的性能，必须对字线施加比外部电源电 压VDD高的升高电压。此外，为了提高存储单元的电荷保持特性， 将半导体衬底偏置到负电压。这样，半导体存储器含有用于产生各种 内部电源电压的内部电压发生器电路。
本发明提供了一种在不对存储阵列单元进行存取的非存取期间 内，使用于产生内部电源电压的内部电压发生器电路停止运行的方 法。
本发明还提供了一种半导体存储器，该半导体存储器具有在不对 存储阵列单元进行存取的非存取期间内，使用于产生内部电源电压的 内部电压发生器电路停止运行的装置。然而该装置不使为了保持存储 在存储单元内的数据所需的内部电压发生器电路停止运行。
具体地说，在从结束刷新操作到开始下一个刷新操作期间内，该 装置使用于产生：作为用于驱动位线的升高电压的字线电压VPP；作 为施加到半导体衬底的负电压的存储阵列衬底电压VBB；以及用于再 现保持在存储单元内的数据的位线预充电电压VBLR的相应内部电压 发生器电路停止运行。
另一方面，该装置不使用于产生作为对在每个存储单元内设置 的、用于保持数据的电容器的上部电极施加的降低电压的单元板极电 压VPLT和用于产生对外围电路施加的降低电压VCL的内部电压发 生器电路停止运行。为了停止(截止)输出字线电压VPP、存储阵列 衬底电压VBB以及位线预充电电压VBLR，该装置同时还可以停止输 出作为用于驱动位线的降低电压的位线电压VDL。
上述控制半导体存储装置的方法和半导体存储装置可以降低半导 体存储装置的平均电流消耗，因为它们可以截止流入字线的泄漏电流 以及流入内部电压发生器电路的负荷使它们停止运行的泄漏电流。这 是通过在每次刷新操作结束时，停止施加：作为比外部电源电压高的 升高电压的字线电压VPP；作为施加到半导体衬底的负电压的存储阵 列衬底电压VBB；或者用于再现保持在存储单元内的数据的位线预充 电电压VBLR以预定周期来实现的。
同样，在停止这些电压输出时，如果将存储阵列衬底电压VBB 的输出端和字线分别连接到地电位，则可以防止存储单元内的各晶体 管发生故障，从而避免破坏保持在存储单元内的数据。
此外，在VBB内部电压发生器电路输出的存储阵列衬底电压VBB 升高后，如果VPP内部电压发生器电路输出字线电压VPP，则在恢复 这些电压时，可以防止存储单元内的各晶体管发生故障，因此可以避 免破坏保持在存储单元内的数据。
根据以下参考附图所做的说明，本发明的上述以及其它目的、特 征和优势将变得更加明显，附图示出本发明的例子。

图1示出根据本发明的第一实施例的半导体存储器配置的方框 图；
图2示出图1所示内部电源控制电路的典型配置方框图；
图3示出图2所示振荡器电路的典型配置电路图；
图4示出图2所示内部电源截止时间测量电路的典型配置电路 图；
图5示出图2所示内部电源恢复电路的典型配置电路图；
图6示出图1所示VPP内部电压发生器电路的典型配置电路图；
图7示出图1所示VBB内部电压发生器电路的典型配置电路图；
图8示出图1所示VCL内部电压发生器电路的典型配置电路图；
图9示出图1所示VDL内部电压发生器电路的典型配置电路图；
图10示出图1所示VPLT内部电压发生器电路的典型配置电路 图；
图11示出图1所示VBLR内部电压发生器电路的典型配置电路 图；
图12示出根据本发明的半导体存储器处理过程的流程图；以及
图13示出根据本发明第二实施例的半导体存储器配置的电路 图。
具体实施方式 (第一实施例)
图1示出根据本发明第一实施例的半导体存储器的配置。具体地 说，图1示出了DRAM的典型配置。
如图1所示，根据第一实施例的半导体存储器包括：电源电路部 分1，包括分别用于产生预定内部电源电压的各内部电压发生器电路； 以及DRAM存储部分2，包括用于保持数据的存储阵列单元及控制电 路。
电源电路部分1包括：VPP内部电压发生器电路11(VPP GENE.)，用于产生字线电压VPP；VBB内部电压发生器电路12(VBB GENE.)，用于产生存储阵列衬底电压VBB；VBLR内部电压发生器 电路13(VBLR GENE.)，用于产生位线预充电电压VBLR；VPLT 内部电压发生器电路14(VPLT GENE.)，用于产生单元板极电压 VPLT；VDL内部电压发生器电路15(VDL GENE.)，用于产生位线 电压VDL；VCL内部电压发生器电路16(VCL GENE.)，用于对外 围电路产生降低电压；以及基准电压发生器电路17(REF GENE.)， 用于产生基准电压，该基准电压用于产生相应内部电源电压。
DRAM存储部分2包括：存储阵列单元3，用于存储数据；以及 外围电路单元4，用于对从存储阵列单元3读取数据和将数据写入存 储阵列单元3进行控制。
存储阵列单元3包括：存储单元阵列31，由多个以矩阵方式排 列的存储单元构成；字驱动器(WD)32，用于驱动字线；读出放大 器33，用于读取存储在存储单元内的数据；以及Y解码器34和X解 码器35，用于对地址进行解码以对利用其写入/读取数据的存储单元 进行存取。存储单元包括：电容器(图1所示的C0-C3)，用于保 持数据；以及MOS晶体管(图1所示的M0-M3)，它们是串联的 开关元件，并从电容器的一端对它们施加单元板极电压VPLT。根据 第一实施例的半导体存储器进一步包括开关单元36，它位于存储阵列 单元3内，用于将相关字线连接到地电位VSS以在内部电压发生器电 路非运行期间防止构成存储单元一部分的晶体管出现故障。根据内部 电源控制电路提供的内部电源停止信号GOFF，控制开关单元36的 ON/OFF，如下所述。尽管为了简化起见，图1仅在存储阵列单元3 内示出四条位线(BL0T、BL0B、BL1T、BL1B)、两条字线(WL0、 WL1)以及两个读出放大器(SA0、SA1)，但是实际上，存储阵列 单元3具有许多位线、字线以及读出放大器。
外围电路单元4包括：模式控制电路41，用于根据外部馈送的 控制命令，将半导体存储器设置为预定运行模式；刷新操作控制电路 42，用于控制刷新操作；内部电源控制电路43，用于产生对电源电路 部分1内的待运行/非运行的多个内部电压发生器电路进行控制的控制 信号；输入缓冲器44，用于临时保持外部提供的地址和数据；以及输 出缓冲器45，用于临时保持从存储阵列单元3读取的输出数据。
模式控制电路41对外部馈送的控制命令进行解码，并根据解码 结果，将半导体存储器设置为预定运行模式。刷新操作控制电路42 产生：刷新操作信号SRFT，指出刷新操作周期；刷新结束脉冲 REFENDP，指出刷新操作结束；以及字线选择脉冲PSRF，用于选择 在每个预定周期的刷新操作中待访问的字线。需要这些信号来控制刷 新操作。由于可以利用已知逻辑电路分别构造模式控制电路41和刷 新操作控制电路42，所以在此不对其进行说明。
如图2所示，内部电源控制电路43包括：内部电源截止时间测 量电路47，用于产生对待非运行/运行的内部电压发生器电路进行控 制的内部电源停止信号GOFF；内部电源恢复电路48，用于产生以预 定顺序恢复各非运行的内部电压发生器电路的控制信号；振荡器电路 49，以固定周期产生脉冲。
在根据本发明第一实施例的半导体存储器中，VBB内部电压发 生器电路12的输出端与地电位VSS相连，以在不施加存储阵列衬底 电压VBB时防止衬底电压漂移到正电位，存储阵列衬底电压VBB是 负电压。因为正电位衬底电压会由于降低存储单元内晶体管的阈值电 压而引起故障，或者由于对晶体管的pn结施加正向偏置而引起故障 从而破坏存储在存储单元内的数据，所以要实现此连接。
同样，在根据第一实施例的半导体存储器中，在恢复内部电压发 生器电路时，为了防止衬底电压漂移到正电位，在存储阵列衬底电压 VBB升高到某种程度后，内部电源恢复电路48产生控制信号来升高 字线电压VPP。
例如，振荡器电路49是环形振荡器，通过利用晶体管Q1、Q2 对连接在多级内的多个倒相器(如图3中的INV0至INV4)的输出进 行放大，并将该输出返回位于第一级的倒相器(INV0)，该环形振荡 器可以自激振荡，如图3所示。通过相应电流源分别对倒相器INV0 至INV4供电。将各电容器COSC分别插入每个倒相器INV0至INV4 的输出端与电源端之间，并分别插入每个倒相器INV0至INV4的输 出端与地电位之间，用于确定振荡频率。另一方面，还可以对振荡器 电路49设置如上所述的刷新操作控制电路42。
例如，内部电源截止时间测量电路47包括计数电路，该计数电 路包括多个串联的触发器(F/F)，这些触发器对振荡器电路49产生 的预定数量的输出脉冲SLOSC进行计数，如图4所示。在指出刷新 操作周期的刷新操作信号SRFT转换为“L”电平时，计数电路开始对 振荡器电路49产生的输出脉冲SLOSC进行计数，从而产生具有预定 脉宽(例如，根据最长保持时间，适当设置脉宽，例如设置为1秒) 的内部电源停止信号GOFF。仅在自刷新模式信号SLPF处于“L”电 平时，传送内部电源停止信号GOFF。自刷新模式信号SLPF指出半 导体存储器重复进行刷新操作并停止内部电压发生器电路的自刷新模 式。如上所述，刷新操作控制电路42发出刷新操作信号SRFT，而由 模式控制电路41发出自刷新模式信号SLPF。
如图5所示，内部电源恢复电路48包括：VPP恢复确定电路481， 用于确定是否已经完全恢复字线电压VPP；以及VBB检测器电路482， 用于检测存储阵列衬底电压VBB是否已经升高到预定电压。
VPP恢复确定电路481包括：三个电阻器R1至R3，串联插入字 线电压VPP与地电位VSS之间；以及差动电路，用于将电阻器R2、 R3所连接的连接点的电压VA与基准电压VPPRL进行比较。在连接 点电压VA超过基准电压VPPRL时，差动电路将VPP恢复信号VPPON 转换为有效值(例如：“H”)。
VBB检测器电路482包括：两个电阻器R4、R5，串联插入外围 电路降低电压VCL与存储阵列衬底电压VBB之间；以及差动电路， 用于将位于电阻器R4与R5相连的连接点的电压VB与基准电压 VBBRL进行比较。在连接点电压VB超过基准电压VBBRL时，差动 电路将VBB升高完成信号VBBON转换为有效值(例如：“H”)。 图1所示的基准电压发生器电路17分别提供基准电压VPPRL、 VBBRL。电阻器R1至R3形成字线电压VPP的分压电路，而电阻器 R4、R5形成电压VCL+VBB的分压电路。因此，这些电路并不局限 于图5所示的配置，可以由两个或三个或更多个电阻器构成。
接着，将参考附图说明图1所示的电源电路部分1内的内部电压 发生器电路配置。应该注意，内部电压发生器电路并不局限于以下说 明的电路配置，可以采用任何一种电路，只要能够产生预定降低电压、 升高电压或负电压就可以。
利用可以产生仅随周围环境(温度)变化而波动的预定电压的已 知电路形成基准电压发生器电路17。因此，这里省略对基准电压发生 器电路17的配置和运行过程进行说明。
如图6所示，对包括VPP控制电路111、振荡器112以及电荷泵 电路113的VPP内部电压发生器电路11进行配置，以通过利用进行 整流的电荷泵电路113在正电压方向附加振荡器112的输出脉冲，产 生比外部电源电压VDD高的升高电压。将电荷泵电路113的输出电 压(VPP)反馈到VPP控制电路111以根据输出电压值来振荡/停止振 荡器112，从而将字线电压VPP控制为恒压。
VPP控制电路111包括：电阻器R6至R8，串联插入字线电压VPP 与地电位VSS之间；以及差动电路，将电阻器R7、R8相连的连接点 的电压VC与基准电压VPPR进行比较。在连接点电压VC超过基准 电压VPPR时，利用振荡控制信号VPPOSCSW，差动电路使振荡器112 停止振荡，并在连接点电压VC低于基准电压VPPR时，重新使振荡 器112振荡。
VPP控制电路111还包括：开关晶体管Q11，用于将电阻器R8 与地电位断开；以及开关晶体管Q12，用于将构成比较电路差动对的 两个晶体管与电流源断开。利用内部电源截止时间测量电路47发出 的内部电源停止信号GOFF，控制开关晶体管Q11、Q12的ON/OFF。 VPP控制电路111进一步包括门电路，用于根据内部电源恢复电路48 输出的VBB升高完成信号VBBON以及内部电源停止信号GOFF，该 门电路对振荡控制信号VPPOSCSW进行控制。在内部电源停止信号 GOFF处于“H”时，利用振荡控制信号VPPOSCSW，VPP控制电路 111使振荡器112停止振荡，并在存储阵列衬底电压VBBON处于“L” 时，利用振荡控制信号VPPOSCSW，使振荡器112停止振荡。在恢 复内部电压发生器电路时，以此方式配置的VPP控制电路111可以对 上述存储阵列衬底电压VBB和字线电压VPP的恢复顺序进行控制。
振荡器112是环形振荡器，它包括多个分别由nMOS晶体管和 pMOS晶体管构成的位于多级内的倒相器电路，并且通过将最后一级 的输出反馈到第一级的输入端来实现自激振荡。
电荷泵电路113包括：多个倒相器；多个升压电容器(图6内的 C1至C4)；以及多个开关元件，用于在预定时间，附加相应升压电 容器的输出电压。根据振荡器112对其施加的时钟信号，电荷泵电路 输出升高电压，并在时钟信号停止时，停止输出升高电压。
如图7所示，对包括VBB控制电路121、振荡器122以及电荷 泵电路123的VBB内部电压发生器电路12进行配置，以通过利用进 行整流的电荷泵电路123在负电压方向附加振荡器122的输出脉冲， 产生负电压。将电荷泵电路123的输出电压(VBB)反馈到VBB控 制电路121，以致根据输出电压值，通过振荡/停止振荡器122，将存 储阵列衬底电压VBB控制为恒压。
VBB内部电压发生器电路12还包括输出控制电路124，用于将 VBB内部电压发生器电路12的输出端连接到地电位VSS，从而在施 加存储阵列衬底电压VBB时，防止衬底电压漂移为正电位。输出控 制电路124包括：开关晶体管Q21，插入电荷泵电路123的输出端与 地电位VSS之间，并且利用内部电源截止时间测量电路47发出的内 部电源停止信号GOFF，控制开关晶体管Q21的ON/OFF。
VBB控制电路121包括：两个电阻器R9、R10，串联插入外围 电路升高电压VCL与存储阵列衬底电压VBB之间；以及差动电路， 将电阻  R9、R10相连的连接点的电压VD与基准电压VBBR进行比 较。在连接点电压VD超过基准电压VBBR时，利用振荡控制信号 VBBOSCSW，差动电路使振荡器122停止振荡，并在连接点电压VD 低于基准电压VBBR时，重新使振荡器122振荡。
VBB控制电路121还包括：开关晶体管Q22，用于将电阻器R9 与外围电路降低电压VCL断开；以及开关晶体管Q23，用于将构成比 较电路差动对的两个晶体管与电流源断开。利用内部电源截止时间测 量电路47发出的内部电源停止信号GOFF，控制开关晶体管Q22、Q23 的ON/OFF。在开关晶体管Q22、Q23均为OFF时，利用振荡控制信 号VBBOSCSW，VBB控制电路121使振荡器122停止振荡。
振荡器122包括多个分别由nMOS晶体管和pMOS晶体管构成 的位于多级内的倒相器电路，并且通过将最后一级的输出反馈到第一 级的输入端来实现自激振荡。
电荷泵电路123从振荡器122接收振荡输出时钟信号OSC及其 倒相输出OSCB，它包括：多个倒相器；多个降压电容器(图7内的 C11至C14)；以及多个开关元件，在预定时间，分别附加每个降压 电容器的输出电压。根据振荡器122馈送的时钟信号，电荷泵电路123 输出负电压，并在馈送的时钟信号停止时，停止输出负电压。
如图8所示，VCL内部电压发生器电路16包括：输出晶体管Q31， 用于输出外围电路降低电压VCL；以及VCL控制电路161，具有差 动放大器，用于将外围电路降低电压VCL控制到恒压。VCL控制电 路161将基准电压发生器电路17输出的预定基准电压VCLR与输出 晶体管Q31输出的外围电路降低电压VCL进行比较，从而以这样的 方式控制输出晶体管Q31，以致外围电路降低电压VCL等于基准电压 VCLR。
如图9所示，VDL内部电压发生器电路15包括：输出晶体管Q41， 用于输出位线电压VDL；以及VDL控制电路151，具有差动放大器， 用于将位线电压VDL控制到保持恒压。VDL控制电路151将基准电 压发生器电路17输出的预定基准电压VDLR与输出晶体管Q41输出 的位线电压VDL进行比较，从而以这样的方式控制输出晶体管Q41， 以致位线电压VDL等于基准电压VDLR。
VDL内部电压发生器电路15还包括：开关晶体管Q42，用于将 对VDL控制电路151的差动放大器提供稳定电流的稳流源与地电位 VSS断开；以及开关晶体管Q43，用于将输出晶体管Q41固定在OFF 状态。利用倒相器对内部电源停止信号GOFF进行倒相产生的控制信 号SWB，控制开关晶体管Q42、Q43的ON/OFF。
如图10所示，VPLT内部电压发生器电路14包括：电阻器R11、 R12，用于对外围电路降低电压VCL进行分压；以及VPLT控制电路 141，具有两组差动放大器电路和输出晶体管，用于将电阻器R11、R12 的连接点的电压VPLTR放大预定倍数以产生单元板极电压VPLT。 VPLT控制电路141将连接点电压VPLTR与单元板极电压VPLT进行 比较，从而以这样的方式对相应输出晶体管进行控制，以致单元板极 电压VPLT比连接点电压VPLTR高预定倍数。
如图11所示，VBLT内部电压发生器电路13包括：电阻器R13、 R14，用于对外围电路降低电压VCL进行分压；以及VBLR控制电路 131，具有两组差动放大器电路和输出晶体管，用于将电阻器R13、R14 的连接点的电压VBLRR放大预定倍数以产生位线预充电电压VBLR。 VBLR控制电路131将连接点电压VBLRR与位线预充电电压VBLR 进行比较，从而以这样的方式对相应输出晶体管进行控制，以致位线 预充电电压VBLR比连接点电压VBLRR高预定倍数。
VBLR内部电压发生器电路13还包括：开关晶体管Q51、Q52， 用于截止输出连接点电压VBLRR；以及开关晶体管Q53至Q56，使 VBLR控制电路131的差动放大器和晶体管停止运行。利用内部电源 停止信号GOFF，分别控制开关晶体管Q51至Q56的ON/OFF。
接着，将参考图12说明根据第一实施例的半导体存储器的运行 过程。
如图12所示，在上述自刷新模式(进入)下，半导体存储器重 复进行刷新操作(刷新)并以根据最长数据保持时间tREFmax设置的 预定周期停止内部电压发生器电路(内部电源截止/恢复)。
在刷新操作过程中，刷新操作控制电路42首先将刷新操作信号 SRTF设置为“H”以指出半导体存储器处于刷新操作周期，并产生字 线选择脉冲PSRF以选择与刷新操作相关的字线。在刷新操作控制电 路42输出的字线选择脉冲PSRF时间，模式控制电路41依次激活相 应字线以对每条字线读取、放大以及重写保持在存储单元内的数据。 在对所有字线完成刷新操作时，刷新操作控制电路42将刷新操作信 号SRFT转换为“L”并输出指出终止刷新操作的刷新结束脉冲 REFENDP。
在将刷新操作信号SRFT转换为“L”时，内部电源控制电路43 开始利用内部电源截止时间测量电路47的计数电路对振荡器电路49 输出的输出脉冲SLOSC进行计数，并产生具有预定脉宽(在图12内 为1秒)的内部电源停止信号GOFF。
在将内部电源停止信号GOFF设置为有效值(“H”)时，用于 产生字线电压VPP的VPP内部电压发生器电路11、用于产生存储阵 列衬底电压VBB的VBB内部电压发生器电路12、用于产生位线预充 电电压VBLR的VBLR内部电压发生器电路13以及用于产生位线电 压VDL的VDL内部电压发生器电路15不运行，以停止施加其相应 内部电源电压。此后，将VBB内部电压发生器电路12的输出端以及 字线分别连接到地电位VSS。
接着，在将内部电源停止信号GOFF设置为“L”时，VPP内部 电压发生器电路11、VBB内部电压发生器电路12、VBLR内部电压 发生器电路13以及VDL内部电压发生器电路15恢复运行。此外，VBB 内部电压发生器电路12的输出端与地电位VSS断开，字线也同样与 地电位VSS断开。在此，VPP内部电压发生器电路11停止输出字线 电压VPP，直到内部电源恢复电路48的VBB检测器电路482输出的 VBB升高完成信号VBBON达到有效值(“H”)。
在存储阵列衬底电压VBB升高到某种程度以使VPP内部电压发 生器电路11恢复运行时，内部电源恢复电路48内的VPP恢复确定电 路481将VPP恢复信号VPPON转换为有效值(“H”)。
在利用VPP恢复信号VPPON检测到完全恢复字线电压VPP时， 刷新操作控制电路42产生恢复完成脉冲GENONP，并将刷新操作信 号SRFT转换为“H”以重新进行刷新操作。
重复上述操作过程，直到自刷新模式终止(退出)。
显然，在不对存储阵列单元3进行存取的非存取期间，根据第一 实施例的半导体存储器分别使用于产生字线电压VPP的VPP内部电 压发生器电路11、用于产生存储阵列衬底电压VBB的VBB内部电压 发生器电路12、用于产生位线预充电电压VBLR的VBLR内部电压 发生器电路13以及用于产生位线电压VDL的VDL内部电压发生器 电路15停止运行，以截止流入位线和字线的泄漏电流和流入停止运 行的内部电压发生器电路负荷的泄漏电流，因此可以降低半导体存储 器的平均电流消耗。
在各种内部电压发生器电路中，VPP内部电压发生器电路11和 VBB内部电压发生器电路12存在的问题是电压转换效率低，因为采 用电荷泵电路来产生升高电压或负电压。例如，单个升压电荷泵电路 的转换效率为50％或更低，而双升压电荷泵电路(在外部电源电压VDD 进一步降低到低电压时使用)的转换效率为33％或更低。因此，在半 导体存储器使这些电路停止运行时，可以将电流分量降低到流入VPP 内部电压发生器电路11和VBB内部电压发生器电路12的泄漏电流 的2到3倍。
在使VPP内部电压发生器电路11、VBB内部电压发生器电路12、 VBLR内部电压发生器电路13以及VDL内部电压发生器电路15停止 运行时，通过使用于产生单元板极电压VPLT的VPLT内部电压发生 器电路14以及用于产生施加到外围电路的降低电压VCL的VCL内 部电压发生器电路16保持运行，并通过将VBB内部电压发生器电路 12的输出端以及字线分别连接到地电位VSS，可以防止存储单元内的 各晶体管发生故障，从而避免破坏保持在存储单元内的数据。
此外，为了使VPP内部电压发生器电路11、VBB内部电压发生 器电路12、VBLR内部电压发生器电路13以及VDL内部电压发生器 电路15恢复运行，在存储阵列衬底电压VBB升高之后使VPP内部电 压发生器电路11恢复运行，可以防止存储单元内的各晶体管发生故 障，从而避免破坏保持在存储单元内的数据。
尽管以上对在不对存储阵列单元3进行存取的非存取期间，使VPP 内部电压发生器电路11、VBB内部电压发生器电路12、VBLR内部 电压发生器电路13以及VDL内部电压发生器电路15完全停止运行 的实施例进行了说明，但是也可以使VPP内部电压发生器电路11、VBB 内部电压发生器电路12以及VBLR内部电压发生器电路13中的至少 一个停止运行，来截止流入其负荷的泄漏电流，从而相对于传统半导 体存储器进一步降低平均电流消耗。 (第二实施例)
图13示出根据本发明第二实施例的半导体存储器配置。
在第二实施例中，根据内部电源控制电路43输出的内部电源停 止信号GOFF，不使用于产生字线电压VPP的VPP内部电压发生器电 路11停止运行。此外，在第二实施例中，对施加字线电压VPP的字 驱动器和X解码器内的逻辑电路等内的每个pMOS的源极和衬底分别 施加字线电压，如图13所示。此外，将开关晶体管Q100设置在VPP 内部电压发生器电路11的输出端与pMOS晶体管的源极之间用于将 它们断开。根据第二实施例的半导体存储器的其余配置与第一实施例 的配置类似，因此不对此做说明。
在不对存储阵列单元3进行存取的非存取期间，根据第二实施例 的半导体存储器断开开关晶体管Q100以仅停止将字线电压VPP施加 到pMOS晶体管的源极，而照样保持施加衬底电压VPPW(≈VPP)。
在内部电压发生器电路不运行时，即使不将字线连接到地电位 VSS，以上述方式调整的配置仍可以使pMOS晶体管的视在阈值电压 升高，因此可以避免出现故障。此外，还可以附加降低施加字线电压 VPP的pMOS晶体管的亚阈值泄漏电流，因此可以降低半导体存储器 的平均电流消耗。
在象在第一实施例中那样，使VPP内部电压发生器电路11停止 运行时，通过跨接二极管的nMOS晶体管Q101，可以将外部电源电 压VDD施加到pMOS晶体管衬底，如图13所示。在这种情况下，尽 管在VPP内部电压发生器电路11停止运行时，衬底电压VPPW降低 到VDD-VTH(Q101的阈值电压)，仍可以防止pMOS晶体管发生 故障，与将字线电压VPP施加到pMOS晶体管的上述情况相同。
尽管利用特定术语对根据本发明的优选实施例进行了说明，但是 此说明内容仅具有说明性意义，显然，在所附权利要求所述的实质范 围内可以对其进行各种修改和变化。