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像素结构

阅读：1049发布：2020-06-02

IPRDB可以提供像素结构专利检索，专利查询，专利分析的服务。并且本发明提供一种像素结构及其制造方法。本发明的像素结构是一种混合平面内转换（IPS）技术和边缘场切换（FFS）技术而实现的像素结构。各像素结构系利用两透明导电层来形成储存电容（Cst），因此在不降低开口率的情形下可增加储存电容来降低馈通电压，避免显示画面闪烁的情形发生。，下面是像素结构专利的具体信息内容。

权利要求

1.一种像素结构，是由一闸极线及一数据线所定义，其特征在于，所述像素结构包含：一共享线，提供一共同电压；

一图案化第一透明导电层，与所述共享线电性连接，并具有一第一共享电极，延伸至所述像素结构的显示区；

一图案化第二透明导电层，位于所述图案化第一透明导电层上方，所述图案化第二透明导电层具有一像素电极及一第二共享电极，其中所述图案化第一透明导电层的所述第一共享电极具有一镂空结构，其对应于所述图案化第二透明导电层的所述第二共享电极而设置；

至少一绝缘层，设置于所述图案化第一透明导电层与所述图案化第二透明导电层之间；以及一薄膜晶体管结构，与所述图案化第一透明导电层及所述图案化第二透明导电层设置在相同的基板上，所述薄膜晶体管结构包含一闸极、一源极及一汲极，所述闸极电性连接至所述闸极线，所述源极电性连接至所述数据线，所述图案化第二透明导电层的所述像素电极是透过一第一接触窗与所述薄膜晶体管结构的所述汲极电性连接，所述图案化第二透明导电层的所述第二共享电极是透过一第二接触窗与所述图案化第一透明导电层的所述第一共享电极电性连接，所述像素电极与所述第一共享电极间形成一储存电容。

2.如权利要求1项所述的像素结构，其特征在于，所述像素电极电性连接至所述薄膜晶体管结构的汲极，所述第二共享电极电性连接至该第一共享电极，所述像素电极、第一共享电极及第二共享电极形成的电场会使液晶分子发生偏转。

3.如权利要求1项所述的像素结构，其特征在于，所述像素结构更包含一金属层，自所述薄膜晶体管结构的汲极延伸至所述共享线上方的部份区域形成一上电极，其中所述共享线的部份区域形成一下电极，所述上电极及所述下电极构成另一储存电容。

4.如权利要求1项所述的像素结构，其特征在于，所述图案化第一透明导电层的一部份与所述共享线重叠。

说明书全文

像素结构

技术领域

[0001] 本发明涉及一种液晶显示器的像素结构及其制造方法，具体而言是一种可提高面板开口率的像素结构及其制造方法。

背景技术

[0002] 一般液晶显示器的像素结构中，必须配置储存电容来储存像素数据至下次更新的时间。所述储存电容通常是由两金属层夹置而形成，由于所述两金属层系不透光，因此所述储存电容的配置必须牺牲面板的开口率，使得开口率降低。

[0003] 图1显示的是现有的像素结构的俯视图。图1所示的像素结构为一种平面内转换（in plane switching, IPS）架构的像素结构。所述像素结构由闸极线111及数据线151交错而形成，所述像素结构包含一薄膜晶体管结构19、一像素电极171、一共享电极181及一储存电容10。所述薄膜晶体管结构19包含一闸极113、一源极152和一汲极153。薄膜晶体管结构19的闸极113电性连接至闸极线111，源极152电性连接至数据线151。像素电极171透过一接触窗161与薄膜晶体管结构19的汲极153电性连接，共享电极181透过另一接触窗（未图示）与共享线112电性连接。像素电极171与共享电极181位在同一层，为IPS架构的电极配置，其两者间形成的电场可使液晶分子偏转。

[0004] 储存电容10包含一下电极11和一上电极15，下电极11与上电极15之间设有一绝缘层（未图示），下电极11由共享线112往上下两侧延伸而形成，上电极15自汲极153延伸至下电极11上方。储存电容10的下电极11和上电极15皆为不透光的金属层，如前所述，此储存电容的配置会降低面板的开口率。

[0005] 另一方面，在像素结构的设计中，必须维持一定大小的储存电容，储存电容过小会导致馈通电压（feedthrough voltage）过大，而导致画面闪烁的情形发生。而在已知的像素结构中，增加储存电容势必需要增加上电极和下电极的面积，如此会使得开口率降低，而影响面板的品位。

[0006] 因此，如何开发一种像素结构，使其在维持一定大小的储存电容的情形下，能够不降低开口率，或更甚者能够提升开口率，实为目前产业界企须努力的方向。

发明内容

[0007] 本发明的第一目的在于提供一种像素结构及其制造方法，在不降低开口率的情形下增加储存电容来降低馈通电压，避免显示画面闪烁的情形发生。

[0008] 本发明的另一目的在于提供一种像素结构及其制造方法，用以开发一种混合IPS与FFS技术的像素结构。

[0009] 为达前述目的，本发明提供一种像素结构的制造方法，包含：形成一图案化第一金属层于一基板上，所述图案化第一金属层包含一共享线及一闸极；形成一图案化第一透明导电层，所述图案化第一透明导电层的一部份覆盖所述共享线，以与所述共享线电性连接；形成一第一绝缘层以覆盖所述图案化第一金属层及所述图案化第一透明导电层；形成一图案化半导体层于所述闸极上方的第一绝缘层上；形成一图案化第二金属层，所述图案化第二金属层包含一源极及一汲极，其中所述源极与汲极分别位于所述图案化半导体层上的部份区域，所述闸极、图案化半导体层、源极及汲极构成一薄膜晶体管结构；形成一第二绝缘层；图案化所述第一绝缘层及所述第二绝缘层，以形成一第一接触窗及一第二接触窗；以及形成一图案化第二透明导电层，其包含一像素电极及一共享电极，其中所述像素电极透过所述第一接触窗与所述薄膜晶体管结构的汲极电性连接，所述共享电极透过所述第二接触窗与所述图案化第一透明导电层电性连接。

[0010] 本发明并提供一种像素结构，其是由一闸极线及一数据线所定义，所述像素结构包含：一共享线，提供一共同电压；一图案化第一透明导电层，其与所述共享线电性连接，并具有一第一共享电极，延伸至所述像素结构的显示区；一图案化第二透明导电层，位在所述图案化第一透明导电层上方，所述图案化第二透明导电层具有一像素电极及一第二共享电极；至少一绝缘层，设置于所述图案化第一透明导电层与所述图案化第二透明导电层之间；以及一薄膜晶体管结构，与所述图案化第一透明导电层及所述图案化第二透明导电层设置在相同的基板上，所述薄膜晶体管结构包含一闸极、一源极及一汲极，所述闸极电性连接至所述闸极线，所述源极电性连接至所述数据线；其中所述像素电极电性连接至所述薄膜晶体管结构的汲极，所述第二共享电极电性连接至所述第一共享电极，所述像素电极、第一共享电极及第二共享电极形成的电场会使液晶分子发生偏转，而且所述像素电极与所述第一共享电极间形成一储存电容。

[0011] 为避免画面闪烁，现有技术中需将两金属层所占面积增大，以获得较大的储存电容来降低馈通电压，如此会使得开口率下降。在本发明的像素结构中，储存电容主要是利用两透明导电层来形成，故可在不降低开口率的情形下增加储存电容来降低馈通电压，避免显示画面闪烁的情形发生。另一方面，本发明是一种混合IPS与FFS技术的像素结构，像素电极与第二共享电极类似于IPS架构的电极配置，而像素电极与第一共同电极类似于FFS架构的电极配置。

附图说明

[0012] 下面结合附图和具体实施方式来详细说明本发明；

[0013] 图1是现有的像素结构的俯视图。

[0014] 图2A是本发明像素结构的制造方法中形成一图案化第一金属层的示意图。

[0015] 图2B是图2A中沿A-B、C-D、E-F剖面线所绘制的剖面示意图。

[0016] 图3A是本发明像素结构的制造方法中形成一图案化第一透明导电层的示意图。

[0017] 图3B是图3A中沿A-B、C-D、E-F剖面线所绘制的剖面示意图。

[0018] 图4A是本发明像素结构的制造方法中形成一图案化半导体层的示意图。

[0019] 图4B是图4A中沿A-B、C-D、E-F剖面线所绘制的剖面示意图。

[0020] 图5A是本发明像素结构的制造方法中形成一图案化第二金属层的示意图。

[0021] 图5B是图5A中沿A-B、C-D、E-F剖面线所绘制的剖面示意图。

[0022] 图6A是本发明像素结构的制造方法中图案化第一绝缘层及一第二绝缘层的示意图。

[0023] 图6B是图6A中沿A-B、C-D、E-F剖面线所绘制的剖面示意图。

[0024] 图7A是本发明像素结构的制造方法中形成一图案化第二透明导电层的示意图。

[0025] 图7B是图7A中沿A-B、C-D、E-F剖面线所绘制的剖面示意图。

[0026] 图8A是本发明另一较佳实施例的像素结构的俯视图。

[0027] 图8B是图8A所示的像素结构的剖面示意图。

[0028] 图8C是图8A中图案化第一透明导电层的示意图。

[0029] 其中：

[0030] 10 储存电容 11 下电极

[0031] 15 上电极 19 薄膜晶体管结构[0032] 111 闸极线 112 共享线

[0033] 113 闸极 151 资料线

[0034] 152 源极 153 汲极

[0035] 161 接触窗 171 像素电极[0036] 181 共享电极 25 上电极

[0037] 21 下电极 28 薄膜晶体管结构[0038] 201 基板 210 图案化第一金属层[0039] 211 闸极线 212 共享线

[0040] 213 闸极 220 图案化第一透明导电层[0041] 220a 图案化第一透明导电层 230 第一绝缘层[0042] 240 图案化半导体层 241 半导体通道层[0043] 242 奥姆接触层 250 图案化第二金属层[0044] 251 资料线 252 源极

[0045] 253 汲极 260 第二绝缘层[0046] 261 第一接触窗 262 第二接触窗[0047] 270 图案化第二透明导电层 271 像素电极[0048] 272 共享电极。

具体实施方式

[0049] 为了使本发明实现的技术手段、创作特征、达成目的与功效易于明白了解，下面结合具体图示，进一步阐述本发明。

[0050] 本发明一种液晶显示器，包含数个像素结构，本发明的特点在于各像素结构是利用两透明导电层来形成储存电容（storage capacitor, Cst），并且本发明的像素结构是一种混合平面内转换（in plane switching, IPS）技术和边缘场切换（fringe field switching, FFS）技术而实现的像素结构，兹将各像素的具体结构及其制造方法详述如下。

[0051] 本发明揭露一种像素结构及其制造方法，本发明的像素结构显示于图7A及图7B，其中图7A是本发明的像素结构的俯视图，图7B是本发明的像素结构的剖面示意图。本发明揭露的像素结构的制造方法请参阅图2A至图7B，其中剖面图是沿着A-B、C-D及E-F剖面线所绘制。

[0052] 请参阅图2A及图2B，首先，利用第一道微影蚀刻制程（photolithographic etching process, PEP）在基板201上形成一图案化第一金属层210，图案化第一金属层210包含一共享线212和一闸极213。需注意的是，在形成图案化第一金属层210的步骤中，图案化第一金属层210也可以包含一闸极线211，闸极213为闸极线211的一部份，或者闸极线211的一部份用作闸极213，闸极线211与闸极213实质上是电性连接的。闸极线211、共享线212与门极213都是用相同的材料且在同一制程步骤中形成。具体来说，在形成图案化第一金属层210的步骤中，首先沉积一第一金属层于基板201上，而后形成一第一图案化光阻层（未图示）于所述第一金属层上，接着进行蚀刻制程，以形成如图2A所示的共享线212和闸极213，且形成闸极线211，最后再移除所述第一图案化光阻层。

[0053] 请参阅图3A及图3B，接着，利用第二道微影蚀刻制程，形成一图案化第一透明导电层220，其中图案化第一透明导电层220的一部份覆盖共享线212，与共享线212电性连接。在本发明中，图案化第一透明导电层220是用作像素结构的储存电容的其中一个电极，同时亦用作IPS及FFS架构的共享电极（容后详述）。具体来说，在形成图案化第一透明导电层220的步骤中，首先沉积一第一透明导电层，如铟锡氧化物（indium tin oxide, ITO），而后形成一第二图案化光阻层（未图示）于所述第一透明导电层上，接着进行蚀刻制程，以形成如图3A及图3B所示的图案化第一透明导电层220，最后再移除所述第二图案化光阻层。如图3A所示，图案化第一透明导电层220的一部份与共享线212重叠，并且图案化第一透明导电层220自共享线212的一部份延伸至像素结构的显示区。

[0054] 请参阅图4A及图4B，在形成图案化第一透明导电层220后，接着形成一第一绝缘层230以覆盖上述的图案化第一金属层210及图案化第一透明导电层220，如图4B所示。需注意的是，第一绝缘层230未显示于图4A中。接下来进行第三道微影蚀刻制程，以形成一图案化半导体层240于闸极213上方的第一绝缘层230上。在一实施例中，图案化半导体层240可包含半导体通道层241（又称为主动层）及奥姆接触层242，如图4B所示。在第三道微影蚀刻制程中，可先沉积半导体层240，接着再植入N+离子，或者直接沉积掺杂的半导体材料层于半导体通道层241上，以在半导体通道层241上形成奥姆接触层242。然后，形成第三图案化光阻层（未图示）于奥姆接触层242上，再进行蚀刻制程，保留对应于闸极213上方区域的半导体信道层241及奥姆接触层242，最后再移除所述第三图案化光阻层，便可形成图案化半导体层240。

[0055] 请参阅图5A及图5B，本发明利用第四道微影蚀刻制程形成一图案化第二金属层250，图案化第二金属层250包含一源极252及一汲极253，如图5B所示，其中源极252和汲极
253分别位于图案化半导体层240的奥姆接触层242的部份上，闸极213、图案化半导体层
240、源极252及汲极253构成一薄膜晶体管结构28。需注意的是，在形成图案化第二金属层
250的步骤中，图案化第二金属层250也可以包含一数据线251（如第5A图所示），源极252为数据线251的一部份，或者资料线251的一部份用作源极252，资料线251与源极252实质上是电性连接的。数据线251及源极252都是用相同的材料且在同一制程步骤中形成。在一实施例中，在形成图案化第二金属层250的步骤中，图案化第二金属层250并在第一绝缘层230上从汲极253延伸至共享线212上方的部份区域形成一上电极25，而共享线212的一部份作为一下电极21，如图5A所示，上电极25与下电极21彼此绝缘且构成一电容（容后详述）。具体来说，在形成图案化第二金属层250的步骤中，首先沉积一第二金属层，而后形成一第四图案化光阻层（未图示）于所述第二金属层上，接着进行蚀刻制程，去除部份的第二金属层，以在奥姆接触层242的部份区域上形成源极252及汲极253，且可一并形成数据线251及上电极
25，最后再移除所述第四图案化光阻层。

[0056] 请参阅图6A及图6B，在形成图案化第二金属层250后，接着沉积形成一第二绝缘层260，然后利用第五道微影蚀刻制程图案化第一绝缘层230及第二绝缘层260，以形成一第一接触窗261及一第二接触窗262，如图6A及图6B所示。需注意的是，第二绝缘层260未显示于图6A中。具体来说，图案化第一绝缘层230及第二绝缘层260的步骤包含：形成一第五图案化光阻层（未图示）于第二绝缘层260上，接着进行蚀刻制程，去除部份的第二绝缘层260及第一绝缘层230，以形成第一接触窗261暴露出图案化第二金属层250中与汲极253电性连接的部份，并形成第二接触窗262以暴露出部份图案化第一透明导电层220，最后再移除所述第五图案化光阻层。在一实施例中，上述图案化第二金属层250中与汲极253电性连接的部份是位于共享线212上方的部份区域。

[0057] 请参阅图7A及图7B，本发明最后利用第六道微影蚀刻制程形成一图案化第二透明导电层270，其包含一像素电极271及一共享电极272，其中像素电极271系透过第一接触窗261与所述薄膜晶体管结构28的汲极253电性连接，而共享电极272是透过第二接触窗262与图案化第一透明导电层220电性连接，如图7A及图7 B所示。需注意的是，图7A中被图案化第二透明导电层270覆盖的下方组件以虚线表示。具体来说，在形成图案化第二透明导电层
270的步骤中，先沉积一第二透明导电层，如铟锡氧化物，再形成一第六图案化光阻层（未图示）于所述第二透明导电层上，接着进行蚀刻制程，以形成像素电极271及共享电极272，最后再移除所述第六图案化光阻层。如图7A所示，共享电极272具有一U型狭缝，像素电极271具有一U型结构，其U型结构支脚延伸至像素结构的显示区，且位在共享电极272的U型狭缝内。在其它实施例中，共享电极272亦可具有其它类型的狭缝，而像素电极271则具有对应这些类型的狭缝的结构。

[0058] 如前所述，图案化第二透明导电层270的共享电极272系与图案化第一透明导电层220电性连接，因此图案化第一透明导电层220的电位与共享电极272相同而可视为另一共同电极。本发明中，像素电极271与共享电极272类似于IPS架构的电极配置，可形成水平电场，而像素电极271与该另一共同电极（即图案化第一透明导电层220）则类似于FFS架构的电极配置，可形成边缘电场，因此本发明是一种混合IPS与FFS技术的像素结构。再者，彼此绝缘设置的图案化第一透明导电层220与图案化第二透明导电层270中的像素电极271是形成本发明的像素结构的储存电容。由于本发明的像素结构的储存电容是由两透明导电层所形成，相较于现有技术中以两金属层夹置来形成储存电容，本发明不会因形成储存电容而影响面板的开口率，因此本发明在不降低开口率的情形下，可有效降低馈通电压（feedthrough voltage），避免画面闪烁。此外，另一方面，共享线212的一部份所形成的下电极21及对应共享线212上方部份区域的图案化第二金属层250所形成的上电极25，两者所构成的电容的电容值亦对本发明上述的储存电容有所贡献。

[0059] 本发明另一较佳实施例中，在利用第二道微影蚀刻制程形成图案化第一透明导电层的过程中，可形成如图8C所示的图案化第一透明导电层220a，其对应图案化第二透明导电层270的共享电极272设置有一镂空结构，其有助于增加透光度。除此之外，其余制程与第2、4~7图类似，在此不再赘述。本发明另一较佳实施例的像素结构的上视示意图及剖面示意图分别显示于图8A及图8B。

[0060] 请参阅图7A及图7B，本发明的像素结构由闸极线211及数据线251交错而形成，其是由闸极线211和数据线251所定义。所述像素结构包含一共享线212、一图案化第一透明导电层220、一图案化第二透明导电层270、至少一绝缘层230、260及一薄膜晶体管结构28，这些组件都设置在同一基板201上。闸极线221提供扫描讯号，数据线251提供像素数据，而共享线212则用以提供共同电压。需注意的是，图7A中被图案化第二透明导电层270覆盖的下方组件以虚线表示。

[0061] 图案化第一透明导电层220是延伸至所述像素结构的显示区以形成一第一共享电极，所述第一共享电极是与共享线212电性连接。在一实施例中，图案化第一透明导电层220的一部份是与共享线212直接重叠，使得所述第一共享电极电性连接至共享线212。图案化第二透明导电层270位在图案化第一透明导电层220上方，图案化第一透明导电层220与图案化第二透明导电层270之间设置有至少一所述绝缘层230、260。图案化第二透明导电层270形成有一像素电极271及一第二共享电极272。如图7A所示，第二共享电极272具有数个狭缝，像素电极271具有一U型结构，所述U型结构的支脚延伸至所述像素结构的显示区，且位于第二共享电极272的狭缝内。

[0062] 薄膜晶体管结构28包含一闸极213、一源极252及一汲极253，闸极213电性连接至闸极线221，源极253电性连接至数据线251。再者，图案化第二透明导电层270的像素电极271电性连接至薄膜晶体管结构28的汲极253。在一实施例中，图案化第二透明导电层270的像素电极271是透过一第一接触窗261而与薄膜晶体管结构28的汲极253电性连接。图案化第一透明导电层220的第一共享电极电性连接至图案化第二透明导电层270的第二共享电极272，亦即所述第一共享电极与第二共享电极272的电位相同。在一实施例中，图案化第二透明导电层270的第二共同电极272是透过一第二接触窗262而与图案化第一透明导电层
220的第一共同电极电性连接。

[0063] 本发明中，图案化第二透明导电层270的像素电极271会分别与第一共享电极和第二共享电极272形成电场而使液晶分子发生偏转。详言之，图案化第二透明导电层270中的像素电极271与第二共享电极272类似于IPS架构的电极配置，可形成水平电场；而图案化第二透明导电层270的像素电极271与图案化第一透明导电层220的第一共同电极类似于FFS架构的电极配置，可形成边缘电场，因此本发明是一种混合IPS与FFS技术的像素结构，具有广视角、低耗电及低色偏等优势。

[0064] 再者，如前所述，图案化第一透明导电层220与图案化第二透明导电层270设置有至少一所述绝缘层230、260，彼此绝缘设置的像素电极271与所述第一共享电极会形成本发明的像素结构的第一储存电容。此外，本发明的像素结构更包含一金属层，其自薄膜晶体管结构28的汲极253延伸至共享线212上方的部份区域形成一上电极25，而共享线212的部份区域形成一下电极21，上电极25与下电极21会构成本发明的像素结构的第二储存电容。本发明像素结构的储存电容的有效电容值是由第一储存电容与第二储存电容的电容值相加而得。相较于现有技术中仅以两金属层夹置来形成储存电容，本发明是将两金属层所占面积缩小来提高开口率，同时利用两透明导电层形成的电容来补偿因两金属层面积缩小而减少的电容。举例来说，在相同的馈通电压下，储存电容的有效电容值为121fF，图1所示的现有的像素结构其开口率为36.75%，而图7A及图7B所示的本发明像素结构的开口率为41.02%，两者开口率差异达到10%左右，可见本发明的像素结构在不降低储存电容的情形下，能够有效提高开口率。

[0065] 由上，现有技术中仅以两金属层夹置来形成储存电容，当馈通电压增大时，需要较大的储存电容以避免画面闪烁，而已知需将两金属层所占面积增大以获得较大的储存电容，如此使得开口率下降。本发明的像素结构的储存电容主要是利用两透明导电层来形成，故可在不降低开口率的情形下增加储存电容，馈通电压会因储存电容增加而下降，因此可减轻显示画面闪烁的情形发生。

[0066] 此外，在一实施例中，共享线212、闸极线211与薄膜晶体管28的闸极213可在同一制程中形成，因而共享线212、闸极线211与闸极213位在同一层。在一实施例中，闸极213与闸极线211可在同一制程中形成，源极252与资料线251可在另一制程中形成，因而闸极213与闸极线211位在同一层，而源极252与资料线251同属于另一层。在另一实施例中，薄膜晶体管结构28更包含一半导体层240，如前所述，半导体层240包含一半导体通道层241及一奥姆接触层242。

[0067] 本发明另一较佳实施例中，可形成如图8C所示的图案化第一透明导电层220a作为所述第一共享电极，其对应图案化第二透明导电层270的第二共享电极272设置有一镂空结构，其有助于增加透光度。本发明另一较佳实施例的像素结构的俯视图及剖面示意图分别显示于图8A及图8B。

[0068] 综上所述，虽然本发明已用较佳实施例揭露如上，然其并非用以限定本发明，本发明所属技术领域中具有通常知识者，在不脱离本发明之精神和范围内，当可作各种之更动与润饰，因此本发明之保护范围当视后附之申请专利范围所界定者为准。

标题	发布/更新时间	阅读量
像素-专利编号CN110364554A	2020-05-12	849
像素-专利编号CN106486060A	2020-05-11	693
像素结构-专利编号CN109686299B	2020-05-13	213
像素结构-专利编号CN111090198A	2020-05-13	77
像素阵列-专利编号CN111009185A	2020-05-13	400
像素-专利编号CN104834141A	2020-05-11	547
像素-专利编号CN101183196B	2020-05-11	648
像素-专利编号CN104834141B	2020-05-12	549
像素-专利编号CN107038999A	2020-05-12	507
像素-专利编号CN108231001A	2020-05-11	557

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