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像素

阅读：850发布：2020-05-12

IPRDB可以提供像素专利检索，专利查询，专利分析的服务。并且一种像素，包括发光元件；连接在第一节点和所述发光元件之间的第一晶体管，以控制从第一电源流到第二电源的电流；第二晶体管，连接在数据线和所述第一晶体管之间以由第i第一扫描信号导通；第三晶体管，包括连接在所述第一晶体管和所述第一节点之间的P型TFT以由第i第一扫描信号导通；第四晶体管，包括连接在所述第一节点和初始化电源线之间的N型TFT以由第i-1扫描信号导通；以及第一连接线，连接在所述第三晶体管和所述第四晶体管之间，以电连接其半导体图案，其中所述第一连接线被设置在所述第三晶体管和所述第四晶体管上并接触其半导体图案。，下面是像素专利的具体信息内容。

权利要求

1.一种像素，包括：

发光元件；

第一晶体管，连接在第一节点和所述发光元件之间，所述第一晶体管被配置为控制从所述第一节点的第一电源经由所述发光元件流到第二电源的电流的量；

第二晶体管，连接在数据线和所述第一晶体管之间，所述第二晶体管被配置为由第i第一扫描信号导通，其中i是2或更大的自然数；

第三晶体管，连接在所述第一晶体管和所述第一节点之间，所述第三晶体管被配置为由所述第i第一扫描信号导通并且包括P型薄膜晶体管；

第四晶体管，连接在所述第一节点和初始化电源被供给至的初始化电源线之间，所述第四晶体管被配置为由第i-1扫描信号导通并且包括N型薄膜晶体管；以及连接在所述第三晶体管和所述第四晶体管之间的第一连接线，所述第一连接线被配置为电连接所述第三晶体管的半导体图案和所述第四晶体管的半导体图案，其中，所述第一连接线被设置在所述第三晶体管和所述第四晶体管上，绝缘层介于所述第三晶体管和所述第四晶体管与所述第一连接线之间，并且所述第一连接线通过穿过所述绝缘层的第一接触孔接触所述第三晶体管和所述第四晶体管中的每一个的半导体图案。

2.根据权利要求1所述的像素，其中：

所述第三晶体管的所述半导体图案掺杂有p型杂质；并且

所述第四晶体管的所述半导体图案掺杂有n型杂质。

3.根据权利要求2所述的像素，其中，所述第三晶体管的所述半导体图案和所述第四晶体管的所述半导体图案被设置在基板上的同一层上并且彼此邻近。

4.根据权利要求3所述的像素，其中：

所述基板包括其中所述第三晶体管的所述半导体图案和所述第四晶体管的所述半导体图案彼此重叠的重叠区域；并且所述第一连接线接触所述第三晶体管的所述半导体图案、所述第四晶体管的所述半导体图案和所述重叠区域。

5.根据权利要求3所述的像素，其中：

所述基板包括未掺杂p型杂质和n型杂质的未掺杂区域，所述未掺杂区域被设置在所述第三晶体管的所述半导体图案和所述第四晶体管的所述半导体图案之间；并且所述第一连接线与所述第三晶体管的所述半导体图案和所述第四晶体管的所述半导体图案中的每一个接触，其中所述未掺杂区域介于所述第三晶体管的所述半导体图案和所述第四晶体管的所述半导体图案与所述第一连接线之间。

6.根据权利要求3所述的像素，进一步包括连接在所述初始化电源线和所述发光元件的阳极之间的第五晶体管，所述第五晶体管被配置为由第i第二扫描信号导通并且包括N型薄膜晶体管。

7.根据权利要求6所述的像素，其中，所述第i第一扫描信号和所述第i第二扫描信号具有彼此不同的电平，并且同时被供给至对应的晶体管以激活所述对应的晶体管。

8.根据权利要求6所述的像素，进一步包括：

第六晶体管，连接在所述第一晶体管的第二电极和所述发光元件的所述阳极之间，所述第六晶体管被配置为当发射控制信号被供给至发射控制线时截止；以及第七晶体管，连接在所述第一节点和所述第一电源之间，并且被配置为在供给所述发射控制信号时截止，其中所述第六晶体管和所述第七晶体管包括P型薄膜晶体管。

9.根据权利要求8所述的像素，进一步包括：

第二连接线，连接在所述第五晶体管和所述第六晶体管之间，并且被配置为电连接所述第五晶体管的半导体图案和所述第六晶体管的半导体图案，其中，所述第二连接线设置在所述第五晶体管和所述第六晶体管上，所述绝缘层介于所述第五晶体管和所述第六晶体管与所述第二连接线之间，并且所述第二连接线通过穿过所述绝缘层的第二接触孔与所述第五晶体管和所述第六晶体管中的每一个的所述半导体图案接触。

10.根据权利要求9所述的像素，其中：

所述第五晶体管的所述半导体图案掺杂有n型杂质；并且

所述第六晶体管的所述半导体图案掺杂有p型杂质。

说明书全文

像素

[0001] 相关申请的交叉引用

[0002] 本申请要求于2018年4月10日递交的韩国专利申请第10-2018-0041747号的优先权和权益，由此通过引用合并该申请，如同在此完全阐述一样。

技术领域

[0003] 本发明的示例性实施例总体涉及像素，并且更具体地，涉及包括发光器件的像素和包括该像素的显示设备。

背景技术

[0004] 随着对信息显示的兴趣的增加以及对便携式信息媒体的需求的增加，已经对显示设备进行了各种开发。

[0005] 更具体地，近年来，随着对高分辨率显示设备的需求增加，像素的尺寸变得更小，而包括在像素中的电路的结构变得更加复杂。

[0006] 在该背景技术部分中公开的上述信息仅用于理解本发明构思的背景，因此，其可能包含不构成现有技术的信息。

发明内容

[0007] 根据本发明示例性实施例的像素和包括该像素的显示设备能够最小化缺陷并提高显示设备的可靠性。

[0008] 本发明构思的附加特征将在下面的描述中阐述，并且部分地将从描述中显而易见，或者可以通过本发明构思的实践来习得。

[0009] 根据示例性实施例的像素包括：发光元件；第一晶体管，连接在第一节点和发光元件之间，第一晶体管被配置为控制从第一节点的第一电源经由发光元件流到第二电源的电流的量；第二晶体管，连接在数据线和第一晶体管之间，第二晶体管被配置为由第i第一扫描信号导通，其中i是2或更大的自然数；第三晶体管，连接在第一晶体管和第一节点之间，第三晶体管被配置为由第i第一扫描信号导通并且包括P型薄膜晶体管；第四晶体管，连接在第一节点和初始化电源被供给至的初始化电源线之间，第四晶体管被配置为由第i-1扫描信号导通并且包括N型薄膜晶体管；以及连接在第三晶体管和第四晶体管之间的第一连接线，第一连接线被配置为电连接第三晶体管的半导体图案和第四晶体管的半导体图案，其中，第一连接线被设置在第三晶体管和第四晶体管上，绝缘层介于第三晶体管和第四晶体管与第一连接线之间，并且第一连接线通过穿过绝缘层的第一接触孔接触第三晶体管和第四晶体管中的每一个的半导体图案。

[0010] 第三晶体管的半导体图案可以掺杂有p型杂质，并且第四晶体管的半导体图案可以掺杂有n型杂质。

[0011] 第三晶体管的半导体图案和第四晶体管的半导体图案可以被设置在基板上的同一层上并且彼此邻近。

[0012] 基板可以包括其中第三晶体管的半导体图案和第四晶体管的半导体图案彼此重叠的重叠区域；并且第一连接线接触第三晶体管的半导体图案、第四晶体管的半导体图案和重叠区域。

[0013] 基板可以包括未掺杂p型杂质和n型杂质的未掺杂区域，未掺杂区域被设置在第三晶体管的半导体图案和第四晶体管的半导体图案之间；并且第一连接线可以与第三晶体管的半导体图案和第四晶体管的半导体图案中的每一个接触，其中未掺杂区域介于第三晶体管的半导体图案和第四晶体管的半导体图案与第一连接线之间。

[0014] 像素可以进一步包括连接在初始化电源线和发光元件的阳极之间的第五晶体管，第五晶体管被配置为由第i第二扫描信号导通并且包括N型薄膜晶体管。

[0015] 第i第一扫描信号和第i第二扫描信号可以具有彼此不同的电平，并且可以同时供给至对应的晶体管以激活对应的晶体管。

[0016] 像素可以进一步包括：连接在第一晶体管的第二电极和发光元件的阳极之间的第六晶体管，第六晶体管被配置为当发射控制信号被供给至发射控制线时截止；以及连接在第一节点和第一电源之间的第七晶体管，第七晶体管被配置为在供给发射控制信号时截止，其中第六晶体管和第七晶体管可以包括P型薄膜晶体管。

[0017] 像素可以进一步包括连接在第五晶体管和第六晶体管之间的第二连接线，第二连接线被配置为电连接第五晶体管的半导体图案和第六晶体管的半导体图案，其中，第二连接线可以被设置在第五晶体管和第六晶体管上，绝缘层介于第五晶体管和第六晶体管与第二连接线之间，并且第二连接线通过穿过绝缘层的第二接触孔与第五晶体管和第六晶体管中的每一个的半导体图案接触。

[0018] 第五晶体管的半导体图案可以掺杂有n型杂质，并且第六晶体管的半导体图案掺杂有p型杂质。

[0019] 第五晶体管的半导体图案和第六晶体管的半导体图案可以被设置在基板上的同一层上并且彼此邻近。

[0020] 第一晶体管和第二晶体管可以包括P型薄膜晶体管。

[0021] 根据另一个示例性实施例的像素包括：发光元件；第一晶体管，连接在第一节点和发光元件之间，第一晶体管被配置为控制从第一节点的第一电源经由发光元件流到第二电源的电流的量；第二晶体管，连接在数据线和第一晶体管之间，第二晶体管被配置为由第i第一扫描信号导通，其中i是2或更大的自然数；第三晶体管，连接在第一晶体管和第一节点之间，第三晶体管被配置为由第i第一扫描信号导通；第四晶体管，连接在第一节点和初始化电源被供给至的初始化电源线之间，第四晶体管被配置为由第i-1扫描信号导通；第五晶体管，连接在第一节点和第一电源之间，第五晶体管被配置为当发射控制信号被供给至发射控制线时截止；第六晶体管，连接在第一晶体管的第二电极和发光元件的阳极之间，第六晶体管被配置为当供给发射控制信号时截止；第七晶体管，连接在初始化电源线和发光元件的阳极之间，第七晶体管被配置为由第i第二扫描信号导通；第一连接线，连接在第三晶体管和第四晶体管之间，第一连接线被配置为电连接第三晶体管的半导体图案和第四晶体管的半导体图案；以及第二连接线，连接在第六晶体管和第七晶体管之间，第二连接线被配置为电连接第六晶体管的半导体图案和第七晶体管的半导体图案，其中第四晶体管和第七晶体管包括N型薄膜晶体管，并且第一晶体管、第二晶体管、第三晶体管、第五晶体管、第六晶体管包括P型薄膜晶体管。

[0022] 第一连接线可以被设置在第三晶体管和第四晶体管上，绝缘层介于第三晶体管和第四晶体管与第一连接线之间，并且第一连接线可以通过穿过绝缘层的第一接触孔接触第三晶体管和第四晶体管中的每一个的半导体图案，并且第二连接线可以被设置在第六晶体管和第七晶体管上，绝缘层介于第六晶体管和第七晶体管与第二连接线之间，并且第二连接线可以通过穿过绝缘层的第二接触孔接触第六晶体管和第七晶体管中的每一个的半导体图案。

[0023] 第四晶体管的半导体图案和第七晶体管的半导体图案可以掺杂有n型杂质，并且第一晶体管、第二晶体管、第三晶体管、第五晶体管、第六晶体管的半导体图案可以掺杂有p型杂质。

[0024] 第三晶体管的半导体图案和第四晶体管的半导体图案可以被设置在基板上的同一层上并且彼此邻近，并且第六晶体管的半导体图案和第七晶体管的半导体图案可以被设置在基板的同一层上并且彼此邻近。

[0025] 基板可以包括其中第三晶体管的半导体图案和第四晶体管的半导体图案彼此重叠的重叠区域，并且第一连接线可以接触第三晶体管的半导体图案、第四晶体管的半导体图案和重叠区域。

[0026] 基板可以包括未掺杂p型杂质和n型杂质的未掺杂区域，并且未掺杂区域被设置在第三晶体管的半导体图案和第四晶体管的半导体图案之间，并且第一连接线可以接触第三晶体管的半导体图案和第四晶体管的半导体图案中的每一个，其中未掺杂区域介于第三晶体管的半导体图案和第四晶体管的半导体图案与第一连接线之间。

[0027] 根据又一个示例性实施例的显示设备包括：基板；设置在基板上并连接至多条扫描线、多条发射控制线和多条数据线的多个像素；以及驱动器，被配置为驱动扫描线、发射控制线和数据线，其中设置在像素的第i(i是2或更大的自然数)水平线中的至少一个像素包括：发光元件；第一晶体管，连接在第一节点和发光元件之间，第一晶体管被配置为控制从第一节点的第一电源经由发光元件流到第二电源的电流的量；第二晶体管，连接在对应数据线和第一晶体管之间，第二晶体管被配置为由第i第一扫描信号导通；第三晶体管，连接在第一晶体管和第一节点之间，第三晶体管被配置为由第i第一扫描信号导通并且包括P型薄膜晶体管；第四晶体管，连接在第一节点和初始化电源被供给至的初始化电源线之间，第四晶体管被配置为由第i-1扫描信号导通并且包括N型薄膜晶体管；以及连接在第三晶体管和第四晶体管之间的第一连接线，第一连接线被配置为电连接第三晶体管的半导体图案和第四晶体管的半导体图案，其中，第一连接线被设置在第三晶体管和第四晶体管上，绝缘层介于第三晶体管和第四晶体管与第一连接线之间，并且第一连接线通过穿过绝缘层的第一接触孔接触第三晶体管和第四晶体管中的每一个的半导体图案。

[0028] 第三晶体管的半导体图案可以掺杂有p型杂质，并且第四晶体管的半导体图案可以掺杂有n型杂质。

[0029] 第三晶体管的半导体图案和第四晶体管的半导体图案可以被设置在基板上的同一层上并且彼此邻近。

[0030] 基板可以包括其中第三晶体管的半导体图案和第四晶体管的半导体图案彼此重叠的重叠区域，并且第一连接线可以接触第三晶体管的半导体图案、第四晶体管的半导体图案和重叠区域。

[0031] 基板可以包括未掺杂p型杂质和n型杂质的未掺杂区域，并且未掺杂区域设置在第三晶体管的半导体图案和第四晶体管的半导体图案之间，并且第一连接线可以接触第三晶体管的半导体图案和第四晶体管的半导体图案中的每一个，其中未掺杂区域介于第三晶体管的半导体图案和第四晶体管的半导体图案与第一连接线之间。

[0032] 显示设备可以进一步包括连接在初始化电源线和发光元件的阳极之间的第五晶体管，第五晶体管被配置为由第i第二扫描信号导通并且包括N型薄膜晶体管。

[0033] 第i第一扫描信号和第i第二扫描信号可以具有彼此不同的电平，并且可以同时供给至对应的晶体管以激活对应的晶体管。

[0034] 显示设备可以进一步包括：连接在第一晶体管的第二电极和发光元件的阳极之间的第六晶体管，第六晶体管被配置为当发射控制信号被供给至对应的发射控制线时截止；以及连接在第一节点和第一电源之间的第七晶体管，第七晶体管被配置为在供给发射控制信号时截止，其中第六晶体管和第七晶体管可以包括P型薄膜晶体管。

[0035] 显示设备可以进一步包括连接在第五晶体管和第六晶体管之间的第二连接线，第二连接线被配置为电连接第五晶体管的半导体图案和第六晶体管的半导体图案，其中第二连接线可以设置在第五晶体管和第六晶体管上，绝缘层介于第五晶体管和第六晶体管与第二连接线之间，并且第二连接线通过穿过绝缘层的第二接触孔接触第五晶体管和第六晶体管中的每一个的半导体图案。

[0036] 第五晶体管的半导体图案可以掺杂有n型杂质，并且第六晶体管的半导体图案可以掺杂有p型杂质。

[0037] 第五晶体管的半导体图案和第六晶体管的半导体图案可以被设置在基板上的同一层上，并且彼此邻近。

[0038] 第一晶体管和第二晶体管可以包括P型薄膜晶体管。

[0039] 应理解，前面的一般性描述和以下的详细描述都是示例性和解释性的，并且旨在提供对要求保护的本发明的进一步解释。

附图说明

[0040] 附图被包括以提供对本发明的进一步理解并且被并入并构成本说明书的一部分，附图图示了本发明的示例性实施例，并且与说明书一起用于解释本发明构思。

[0041] 图1是根据示例性实施例的显示设备的平面图。

[0042] 图2是根据示例性实施例的图1的显示设备中的像素和驱动器的框图。

[0043] 图3是图2中所示像素中的一个像素的等效电路图。

[0044] 图4是图示根据示例性实施例的图3中所示像素的驱动方法的波形图。

[0045] 图5是图3中示出的一个像素的平面图。

[0046] 图6是沿图5中的线I-I'截取的截面图。

[0047] 图7是沿图5中的线II-II'截取的截面图。

[0048] 图8、图9、图10、图11、图12、图13、图14、图15、图16、图17、图18和图19是依次示出图5中所示显示设备的制造方法的截面图。

[0049] 图20A是图6的区域EA1的放大截面图。

[0050] 图20B和图20C是对应于图6的区域EA1的截面图。

[0051] 图21是示出现有像素和根据示例性实施例的像素的电流特性的曲线图。

[0052] 图22是根据另一个示例性实施例的显示设备中包括的两个像素的放大平面图。

[0053] 图23是沿图22的线III-III'截取的截面图。

具体实施方式

[0054] 在以下描述中，出于解释的目的，阐述了许多具体细节以便提供对本发明的各种示例性实施例或实施方式的透彻理解。如本文所使用的，“实施例”和“实施方式”是可互换的词，其是采用本文公开的本发明构思中一个或多个的设备或方法的非限制性示例。然而，显而易见的是，可以在没有这些具体细节的情况下或者利用一个或多个等同布置来实践各种示例性实施例。在其他实例中，以框图形式示出了公知的结构和设备，以避免不必要地模糊各个示例性实施例。此外，各个示例性实施例可以是不同的，但不必是排他的。例如，在不脱离本发明构思的情况下，可以在另一个示例性实施例中使用或实施示例性实施例的特定形状、结构和特性。

[0055] 除非另外指明，否则所图示的示例性实施例应被理解为提供可以在实践中实施本发明构思的一些方式的不同细节的示例性特征。因此，除非另外指明，否则在不脱离本发明构思的情况下，各个实施例的特征、部件、模块、层、膜、面板、区域和/或方面等(下文中单独地或统称为“元件”)可以另外合并、分离、互换和/或重新布置。

[0056] 通常在附图中使用交叉影线和/或阴影来阐明邻近元件之间的边界。因此，除非另外指明，否则交叉影线或阴影的存在与否都不传递或指示对具体材料、材料性质、尺寸、比例、图示元件之间的共性和/或元件的任何其他特性、属性、性质等的任何偏好或要求。此外，在附图中，为了清楚和/或描述的目的，可夸大元件的大小和相对大小。当示例性实施例可以不同地实施时，可以与所描述的顺序不同地执行指定工艺顺序。例如，两个连续描述的工艺可以基本上同时执行或者以与所描述的顺序相反的顺序执行。而且，相同的附图标记表示相同的元件。

[0057] 当诸如层的元件被称为“在”另一个元件或层“上”、“连接至”或“联接至”另一个元件或层时，它可以直接在另一个元件或层上、直接连接至或联接至另一个元件或层，或者可以存在中间元件或层。然而，当元件或层被称为“直接在”另一个元件或层“上”、“直接连接至”或“直接联接至”另一个元件或层时，不存在中间元件或层。为此，词语“连接”可以指物理、电气和/或流体连接，具有或不具有中间元件。此外，D1轴、D2轴和D3轴不限于直角坐标系的三个轴，例如x、y和z轴，而是可以在更广泛的意义上解释。例如，D1轴、D2轴和D3轴可以彼此垂直，或者可以表示彼此不垂直的不同方向。出于本公开的目的，“X、Y和Z中的至少一个”和“从由X、Y和Z组成的组中选择的至少一个”可以被解释为仅X、仅Y、仅Z或者X、Y和Z中的两个或更多个的任何组合，例如XYZ、XYY、YZ和ZZ。如本文所使用的，词语“和/或”包括相关所列项目中一个或多个的任何和所有组合。

[0058] 尽管本文可以使用词语“第一”、“第二”等来描述各种类型的元件，但是这些元件不应受这些词语的限制。这些词语用于将一个元件与另一个元件区分开。因此，在不脱离本公开的教导的情况下，下面讨论的第一元件可以被称为第二元件。

[0059] 为了描述的目的，本文可以使用空间相对词语，诸如“下面”、“下方”、“之下”、“下”、“上方”、“上”、“之上”、“较高”、“侧”(例如，如“侧壁”中)等，并且由此描述附图中所示的一元件与另一元件的关系。空间相对词语旨在包括除了附图中描绘的定向之外，装置在使用、操作和/或制造中的不同定向。例如，如果附图中的装置被翻转，则描述为在其他元件或特征“下方”或“下面”的元件将被定向在其他元件或特征“上方”。因此，示例性词语“下方”可以包括上方和下方两个定向。此外，装置可以以其他方式定向(例如，旋转90度或以其他定向)，并且因此，本文使用的空间相对描述语言相应地被解释。

[0060] 这里使用的术语是为了描述具体实施例的目的，而不是限制性的。如这里所使用的，单数形式“一”和“该”也旨在包括复数形式，除非上下文另有明确指示。此外，当在本说明书中使用时，词语“包括”、“包含”指明所述特征、整体、步骤、操作、元件、部件和/或其组的存在，但不排除一个或多个其他特征、整体、步骤、操作、元件、部件和/或其组的存在或附加。还应注意，如本文所使用的，词语“基本上”、“约”和其他类似词语用作近似的词语而不是程度的词语，并且因此用于解释本领域普通技术人员将认识到的测量值、计算值和/或提供值的固有偏差。

[0061] 本文参考截面图和/或分解图描述各种示例性实施例，这些图是理想化示例性实施例和/或中间结构的示意图。因此，可以预期由于例如制造技术和/或公差导致的图示形状的变化。因此，本文公开的示例性实施例不一定被解释为限于具体图示的区域形状，而是包括由例如制造导致的形状偏差。以这种方式，附图中图示的区域本质上可以是示意性的，并且这些区域的形状可能不反映器件的区域的实际形状，并且因此不一定旨在限制。

[0062] 除非另外定义，否则本文使用的所有词语(包括技术和科学词语)具有与本公开所属领域的普通技术人员通常理解的含义相同的含义。诸如在常用词典中定义的那些词语应当被解释为具有与其在相关领域的背景中的含义一致的含义，并且不应该以理想化或过于正式的含义来解释，除非本文明确地如此定义。

[0063] 图1是根据示例性实施例的显示设备的平面图。

[0064] 参见图1，根据示例性实施例的显示设备可包括基板SUB、提供在基板SUB上的像素PXL、提供在基板SUB上并驱动像素PXL的驱动器以及连接像素PXL和驱动器的线单元(未示出)。

[0065] 基板SUB可以包括显示区域DA和非显示区域NDA。显示区域DA可以是其中提供用于显示图像的像素PXL的区域。稍后将更详细地描述每个像素PXL。非显示区域NDA可以是其中提供用于驱动像素PXL的驱动器以及连接像素PXL和驱动器的线(未示出)的一部分的区域。

[0066] 显示区域DA可以具有各种形状。例如，显示区域DA可以以各种形状提供，诸如包括由直线形成的边的闭合多边形、包括由曲线形成的边的圆形、椭圆形、包括由直线和曲线形成的边的半圆形、半椭圆形，等等。当显示区域DA包括多个区域时，每个区域也可以以各种形状提供，诸如包括直线的边的闭合多边形、包括曲线的边的半圆形、半椭圆形，等等。另外，多个区域的面积可以彼此相同或不同。

[0067] 在下文中，根据示例性实施例的显示区域DA将被描述为包括具有四边形形状的一个区域，其包括直线的边。非显示区域NDA可以被提供在显示区域DA的至少一侧。在示例性实施例中，非显示区域NDA可以围绕显示区域DA。

[0068] 像素PXL可以被提供在基板SUB上的显示区域DA中，并且可以连接至线。每个像素PXL可以是用于显示图像的最小单元，并且可以被提供为多个。

[0069] 像素PXL可以包括发射白光和/或彩色光的发光器件以及用于驱动发光器件的像素电路。像素电路可以包括连接至发光器件的至少一个晶体管。

[0070] 每个像素PXL可以发射红色、绿色和蓝色中的至少一种，但不限于此。例如，每个像素PXL可以发射青色、品红色、黄色和白色中的至少一种。像素PXL沿着在第一方向DR1上延伸的行和在与第一方向DR1交叉的第二方向DR2上延伸的列布置。然而，像素PXL的布置形式不受具体限制，并且可以以各种形式布置。

[0071] 驱动器可以通过线单元向每个像素PXL供给信号，从而控制像素PXL的驱动。在图1中，未示出线单元，然而，稍后将更详细地描述线单元。

[0072] 驱动器可以包括通过扫描线向像素PXL供给扫描信号的扫描驱动器SDV、通过发射控制线向像素PXL供给发射控制信号的发射驱动器EDV、通过数据线向像素PXL供给数据信号的数据驱动器DDV、以及时序控制器。时序控制器可以控制扫描驱动器SDV、发射驱动器EDV和数据驱动器DDV。

[0073] 扫描驱动器SDV可以被设置在非显示区域NDA的垂直部分中。非显示区域NDA的垂直部分可以沿显示区域DA的宽度方向彼此间隔成对提供。这样，扫描驱动器SDV可以被设置在非显示区域NDA的垂直部分中的至少一个中。扫描驱动器SDV可以在非显示区域NDA的纵向方向上延伸。

[0074] 与扫描驱动器SDV类似，发射驱动器EDV也可以被设置在非显示区域NDA的垂直部分中。发射驱动器EDV可以被设置在非显示区域NDA的垂直部分中的至少一个中。发射驱动器EDV可以在非显示区域NDA的纵向方向上延伸。

[0075] 在示例性实施例中，扫描驱动器SDV可以被提供在垂直部分中的一个处，并且发射驱动器EDV可以被提供在垂直部分中的另一个处。然而，本发明构思不限于此，并且扫描驱动器SDV和发射驱动器EDV可以彼此邻近设置并且仅形成在非显示区域NDA的垂直部分中的一个处。

[0076] 数据驱动器DDV可以被设置在非显示区域NDA中。更具体地，数据驱动器DDV可以被设置在非显示区域NDA的水平部分中。数据驱动器DDV可以在非显示区域NDA的宽度方向上延伸。本发明构思不限于驱动器的具体位置，并且扫描驱动器SDV、发射驱动器EDV和/或数据驱动器DDV的位置可以根据需要进行各种改变。

[0077] 时序控制器可以以各种方式通过线连接至扫描驱动器SDV、发射驱动器EDV和数据驱动器DDV。时序控制器的位置不受具体限制。例如，时序控制器可以被安装在印刷电路板上，并且可以通过柔性印刷电路板连接至扫描驱动器SDV、发射驱动器EDV和数据驱动器DDV。印刷电路板可以被设置在各种位置处，例如基板SUB的一侧、基板SUB的背面等。

[0078] 图2是根据示例性实施例的图1的显示设备中的像素和驱动器的框图。

[0079] 参见图1和图2，根据示例性实施例的显示设备可包括像素PXL、驱动器和线单元。

[0080] 驱动器可以包括扫描驱动器SDV、发射驱动器EDV、数据驱动器DDV和时序控制器TC。当实际实施真实显示设备时，图2中所示的扫描驱动器SDV、发射驱动器EDV、数据驱动器DDV和时序控制器TC的位置可以被改变为设置在显示设备中的其他位置。

[0081] 线单元可以包括设置在显示区域DA中的扫描线、数据线、发射控制线、电源线PL和初始化电源线以从驱动器向每个像素PXL供给信号。

[0082] 扫描线可以包括多条扫描线S1至Sn，发射控制线可以包括多条发射控制线E1至En，并且数据线可以包括多条数据线D1至Dm。

[0083] 像素PXL可以包括发射光的发光器件和用于驱动发光器件的像素电路。像素电路可以包括连接至发光器件的至少一个晶体管。像素PXL可以被提供在显示区域DA中。每个像素PXL可以在从与其对应的扫描线供给扫描信号时，从与其对应的数据线接收数据信号。接收数据信号的每个像素PXL可以控制从通过电源线PL提供的第一电源ELVDD通过发光器件
流到第二电源ELVSS的电流的量。

[0084] 扫描驱动器SDV可以响应于来自时序控制器TC的第一栅极控制信号GCS1将扫描信号供给至扫描线S1至Sn。例如，扫描驱动器SDV可以依次将扫描信号供给至扫描线S1至Sn。
当扫描信号被依次供给至扫描线S1至Sn时，可以以水平线为单位依次选择像素PXL。

[0085] 发射驱动器EDV可以响应于来自时序控制器TC的第二栅极控制信号GCS2将发射控制信号施加到发射控制线E1至En。例如，发射驱动器EDV可以依次将发射控制信号供给至发射控制线E1至En。

[0086] 如本文所使用，发射控制信号可以被设定为具有比扫描信号大的宽度。例如，供给至第i发射控制线Ei(i是自然数)的发射控制信号可以与供给至第i-1扫描线Si-1的扫描信号的至少一部分和供给至第i第一扫描线Sia和第i第二扫描线Sib的扫描信号的至少一部分重叠。另外，发射控制信号可以被设定为栅极截止电压(例如，高电压)，使得包括在像素PXL中的晶体管可以截止，并且扫描信号可以被设定为栅极导通电压(例如，低电压)，使得包括在像素PXL中的晶体管可以导通。

[0087] 数据驱动器DDV可以响应于数据控制信号DCS将数据信号供给至数据线D1至Dm。供给至数据线D1至Dm的数据信号可以被供给至由扫描信号选择的像素PXL。

[0088] 时序控制器TC可以基于从外部供给的时序信号向扫描驱动器SDV和发射驱动器EDV供给栅极控制信号GCS1和GCS2，并且可以将数据控制信号DCS供给至数据驱动器DDV。栅极控制信号GCS1和GCS2中的每一个可以包括起始脉冲和时钟信号。起始脉冲控制第一扫描信号或第一发射控制信号的时序。时钟信号用于移位起始脉冲。

[0089] 数据控制信号DCS包括源起始脉冲和时钟信号。源起始脉冲用于控制数据的采样开始时间，并且时钟信号用于控制采样操作。

[0090] 图3是图2中所示像素中的一个像素的等效电路图。

[0091] 图3示出了连接至第j数据线Dj、第i-1扫描线Si-1、第i第一扫描线Sia和第i第二扫描线Sib的一个像素。参见图2和图3，根据示例性实施例的像素PXL可以包括发光器件OLED以及连接至发光器件OLED以驱动发光器件OLED的像素电路PC。本文中，像素电路PC可以包括第一至第七晶体管T1至T7以及存储电容器Cst。

[0092] 发光器件OLED的阳极可以经由第六晶体管T6连接至第一晶体管T1，并且发光器件OLED的阴极可以连接至第二电源ELVSS。

[0093] 发光器件OLED可以产生具有与从第一晶体管T1供给的电流的量对应的预定亮度的光。供给至电源线PL的第一电源ELVDD可以被设定为比第二电源ELVSS高的电压，使得电流可以流过发光器件OLED。

[0094] 第一晶体管T1(即，驱动晶体管)的源电极经由第五晶体管T5连接至第一电源ELVDD，并且第一晶体管T1的漏电极经由第六晶体管T6连接至发光器件OLED的阳极。第一晶体管T1可以是P型薄膜晶体管。

[0095] 第一晶体管T1对应于作为其栅电极的第一节点N1的电压控制经由发光器件OLED从第一电源ELVDD流到第二电源ELVSS的电流量。

[0096] 第二晶体管T2(即，开关晶体管)连接在第j数据线Dj和第一晶体管T1的源电极之间。第二晶体管T2的栅电极连接至第i第一扫描线Sia。第二晶体管T2可以是P型薄膜晶体管。当扫描信号被供给至第i第一扫描线Sia时，第二晶体管T2导通以将第j数据线Dj电连接至第一晶体管T1的源电极。

[0097] 第三晶体管T3连接在第一晶体管T1的漏电极和第一节点N1之间。第三晶体管T3的栅电极连接至第i第一扫描线Sia。第三晶体管T3可以是P型薄膜晶体管。当扫描信号被供给至第i第一扫描线Sia时，第三晶体管T3导通以将第一晶体管T1的漏电极电连接至第一节点N1。因此，当第三晶体管T3导通时，第一晶体管T1以二极管形式连接。

[0098] 第四晶体管T4连接在第一节点N1和初始化电源Vint之间。第四晶体管T4的栅电极连接至第i-1扫描线Si-1。当扫描信号被供给至第i-1扫描线Si-1时，第四晶体管T4导通以将初始化电源Vint的电压供给至第一节点N1。

[0099] 在示例性实施例中，第四晶体管T4可以是N型薄膜晶体管。N型薄膜晶体管可以具有比P型薄膜晶体管更好的截止电流特性。当第四晶体管T4由N型薄膜晶体管形成时，可以使从第一节点N1流到初始化电源Vint的泄漏电流最小化，从而显示具有期望亮度的图像。

[0100] 第五晶体管T5连接在第一电源ELVDD和第一晶体管T1的源电极之间。第五晶体管T5的栅电极连接至第i发射控制线Ei。第五晶体管T5可以是P型薄膜晶体管。当发射控制信号供给至第i发射控制线Ei时，第五晶体管T5截止，而在其他情况下，第五晶体管T5导通。

[0101] 第六晶体管T6连接在第一晶体管T1的漏电极和发光器件OLED的阳极之间。第六晶体管T6的栅电极连接至第i发射控制线Ei。第六晶体管T6可以是P型薄膜晶体管。当发射控制信号供给至第i发射控制线Ei时，第六晶体管T6截止，而在其他情况下，第六晶体管T6导通。

[0102] 第七晶体管T7连接在初始化电源Vint和发光器件OLED的阳极之间。第七晶体管T7的栅电极连接至第i第二扫描线Sib。当扫描信号被供给至第i第二扫描线Sib时，第七晶体管T7导通，以将初始化电源Vint的电压供给至发光器件OLED的阳极。

[0103] 第七晶体管T7可以是N型薄膜晶体管。由于第七晶体管T7由N型薄膜晶体管形成，因此可以最小化在发光器件OLED的发射时段期间从发光器件OLED的阳极供给至初始化电源Vint的泄漏电流。

[0104] 如上所述，如果从发光器件OLED的阳极向初始化电源Vint供给的泄漏电流被最小化，则发光器件OLED可以产生期望亮度的光。

[0105] 存储电容器Cst连接在第一电源ELVDD和第一节点N1之间。存储电容器Cst存储与数据信号对应的电压和第一晶体管T1的阈值电压。

[0106] 同时，初始化电源Vint可以被设定为比数据信号低的电压。当初始化电源Vint的电压被供给至发光器件OLED的阳极时，可以使发光器件OLED的寄生电容器放电。

[0107] 当通过初始化电源Vint使发光器件OLED的寄生电容器放电时，如果从第一晶体管T1供给泄漏电流，则可以将发光器件OLED设定为非发射状态。更具体地，来自第一晶体管T1的泄漏电流对发光器件OLED的寄生电容器预充电，使得发光器件OLED的寄生电容器可以保持非发射状态。

[0108] 像素PXL可以包括指示其中不同类型的薄膜晶体管彼此接触的区域的第一接触部分CNP1和第二接触部分CNP2。

[0109] 第一接触部分CNP1可以被设置在由P型薄膜晶体管形成的第三晶体管T3与由N型薄膜晶体管形成的第四晶体管T4之间。第二接触部分CNP2可以被设置在由P型薄膜晶体管形成的第六晶体管T6与由N型薄膜晶体管形成的第七晶体管T7之间。

[0110] 在示例性实施例中，第四晶体管T4和第七晶体管T7可以由N型薄膜晶体管形成，并且其他晶体管T1、T2、T3、T5和T6可以由P型薄膜晶体管形成。

[0111] 在下文中，将参考图4描述根据示例性实施例的像素的操作。

[0112] 图4是图示根据示例性实施例的图3中所示像素的驱动方法的波形图。

[0113] 参见图3和图4，发射控制信号(高电平)被供给至第i发射控制线Ei，由此，由P型薄膜晶体管形成的第五晶体管T5和第六晶体管T6截止。

[0114] 当第五晶体管T5和第六晶体管T6截止时，可以切断第一电源ELVDD和第一节点N1之间的电连接。因此，在供给发射控制信号的时段期间，可以将像素PXL设定为非发射状态。

[0115] 然后，第i-1扫描信号(高电平)被供给至第i-1扫描线Si-1。当第i-1扫描信号被供给至第i-1扫描线Si-1时，是N型薄膜晶体管的第四晶体管T4导通。

[0116] 当第四晶体管T4导通时，初始化电源Vint的电压被供给至第一节点N1。在初始化电源Vint的电压被供给至第一节点N1之后，第i第一扫描信号(低电平)被供给至第i第一扫描线Sia，并且第i第二扫描信号(高电平)被供给至第i第二条扫描线Sib。

[0117] 当第i第二扫描信号被供给至第i第二扫描线Sib时，是N型薄膜晶体管的第七晶体管T7导通。当第七晶体管T7导通时，初始化电源Vint的电压被供给至发光器件OLED的阳极。当初始化电源Vint的电压被供给至发光器件OLED的阳极时，发光器件OLED的寄生电容器放电。

[0118] 当第i第一扫描信号被供给至第i第一扫描线Sia时，是P型薄膜晶体管的第二晶体管T2和第三晶体管T3导通。

[0119] 当第二晶体管T2导通时，第j数据线Dj和第一晶体管T1的源电极彼此电连接。在这种情况下，来自第j数据线Dj的数据信号被供给至第一晶体管T1。

[0120] 当第三晶体管T3导通时，第一节点N1和第一晶体管T1的漏电极彼此电连接。在这种情况下，第一晶体管T1可以以二极管形式连接。此时，由于第一节点N1被初始化为低于数据信号的初始化电源Vint的电压，所以第一晶体管T1导通。

[0121] 当第一晶体管T1导通时，数据信号经由第一晶体管T1供给至第一节点N1。此时，第一节点N1被设定为与数据信号和第一晶体管T1的阈值电压对应的电压。

[0122] 存储电容器Cst存储施加至第一节点N1的电压。

[0123] 在第一节点N1的电压被存储在存储电容器Cst中之后，停止向第i发射控制线Ei供给第i发射控制信号。当停止向第i发射控制线Ei供给第i发射控制信号时，第五晶体管T5和第六晶体管T6导通。

[0124] 当第五晶体管T5导通时，第一电源ELVDD的电压被供给至第一晶体管T1的源电极。此时，第一晶体管T1产生驱动电流。

[0125] 当第六晶体管T6导通时，第一晶体管T1和发光器件OLED可以彼此电连接。此时，由第一晶体管T1产生的驱动电流被供给至发光器件OLED，并且发光器件OLED输出具有与驱动电流对应的强度的光。

[0126] 在示例性实施例中，供给至第i第一扫描线Sia的扫描信号(下文中，称为“第一扫描信号”)和供给至第i第二扫描线Sib的扫描信号(下文中，称为“第二扫描信号”)具有不同的电平，并且被同时供给至对应的晶体管，使得对应的晶体管可以导通，即被激活。

[0127] 例如，低电平的第一扫描信号可以被供给至第二晶体管T2和第三晶体管T3，并且高电平的第二扫描信号可以同时被供给至第七晶体管T7。因此，第二晶体管T2和第三晶体管T3以及第七晶体管T7可以同时导通。

[0128] 在示例性实施例中，第二扫描信号具有与供给至第i-1扫描线Si-1的扫描信号(下文中，称为“第三扫描信号”)相同的电平，并且同时被供给至对应的晶体管，使得对应的晶体管可以导通，即被激活。

[0129] 例如，高电平的第二扫描信号可以被供给至第七晶体管T7，并且高电平的第三扫描信号可以被同时供给至第四晶体管T4。因此，第四晶体管T4和第七晶体管T7可以同时导通。

[0130] 图5是图3中示出的一个像素的平面图，图6是沿图5中的线I-I'截取的截面图，并且图7是沿图5中的线II-II'截取的截面图。

[0131] 根据示例性实施例的像素PXL被设置在显示区域的第i行和第j列中，并且图5至图7示出了连接至一个像素PXL的三条扫描线Si-1、Sia和Sib、发射控制线Ei、电源线PL和数据线Dj。

[0132] 在图5至图7中，第i-1行的扫描线被称为“第i-1扫描线Si-1”，第i行的第一扫描线被称为“第i第一扫描线Sia”，第i行的第二扫描线被称为“第i第二扫描线Sib”，第i行的发射控制线被称为“发射控制线Ei”，第j列的数据线被称为“数据线Dj”，并且第j列的电源线被称为“电源线PL”。

[0133] 参见图1至图7，根据示例性实施例的显示设备可包括基板SUB、线单元和像素PXL。

[0134] 基板SUB可包括透明绝缘材料以透射光。另外，基板SUB可以是刚性基板或柔性基板。刚性基板可包括玻璃基板、石英基板、玻璃陶瓷基板和结晶玻璃基板。

[0135] 柔性基板可包括膜基板和包括聚合有机材料的塑料基板。例如，柔性基板可以包括聚醚砜(PES)、聚丙烯酸酯、聚醚酰亚胺(PEI)、聚萘二甲酸乙二醇酯(PEN)、聚对苯二甲酸乙二醇酯(PET)、聚苯硫醚(PPS)、聚芳酯(PAR)、聚酰亚胺(PI)、聚碳酸酯(PC)、三醋酸纤维素(TAC)和乙酸丙酸纤维素(CAP)中的至少一种。另外，柔性基板可包括玻璃纤维增强塑料(FRP)。

[0136] 基板SUB的材料可以优选地具有抵抗显示设备的制造工艺中的高处理温度的抵抗力(或耐热性)。在示例性实施例中，基板SUB可以是完全或部分柔性的。

[0137] 线单元可以向像素PXL提供信号，并且可以包括扫描线Si-1、Sia、Sib、数据线Dj、发射控制线Ei、电源线PL和初始化电源线IPL。

[0138] 扫描线Si-1、Sia和Sib可以在第一方向DR1上延伸。扫描线Si-1、Sia和Sib可以包括依次被布置在与第一方向DR1交叉的第二方向DR2上的第i-1扫描线Si-1、第i第一扫描线Sia和第i第二扫描线Sib。

[0139] 扫描信号可以被供给至扫描线Si-1、Sia和Sib。例如，第i-1扫描信号可以被供给至第i-1扫描线Si-1，第i第一扫描信号可以被供给至第i第一扫描线Sia，并且第i第二扫描信号可以被供给至第i第二扫描线Sib。第i第一扫描信号和第i第二扫描信号可以同时被供给至对应的扫描线。

[0140] 发射控制线Ei在第一方向DR1上延伸，被设置在第i第一扫描线Sia和第i第二扫描线Sib之间，并且与第i第一扫描线Sia和第i第二扫描线Sib间隔开。发射控制信号被供给至发射控制线Ei。

[0141] 数据线Dj可以在第二方向DR2上延伸，并且数据信号可以被供给至数据线Dj。电源线PL可以在第二方向DR2上延伸。电源线PL可以与数据线Dj间隔开。第一电源ELVDD可以被供给至电源线PL。

[0142] 初始化电源线IPL可以在第一方向DR1上延伸。初始化电源线IPL可以被提供在第i第二扫描线Sib和下一行中的像素PXL的第i-1扫描线Si-1之间。初始化电源Vint可以被供给至初始化电源线IPL。

[0143] 像素PXL可以包括发射光的发光器件OLED以及用于驱动发光器件OLED的像素电路PC。像素电路PC可以包括第一至第七晶体管T1至T7以及存储电容器Cst。

[0144] 在示例性实施例中，第一至第三晶体管T1至T3以及第五晶体管T5和第六晶体管T6可以由P型薄膜晶体管形成。第四晶体管T4和第七晶体管T7可以由N型薄膜晶体管形成。

[0145] 第一晶体管T1可以包括第一栅电极GE1、第一有源图案ACT1、第一源电极SE1、第一漏电极DE1和第一连接线CNL1。第一栅电极GE1可以连接至第三晶体管T3的第三漏电极DE3和第四晶体管T4的第四源电极SE4两者。

[0146] 第一连接线CNL1可以连接在第一栅电极GE1、第三漏电极DE3和第四源电极SE4之间。第一连接线CNL1的一端可以通过第一接触孔CH1连接至第一栅电极GE1，并且其另一端可以通过第二接触孔CH2连接至第三漏电极DE3和第四源电极SE4。

[0147] 在示例性实施例中，第一有源图案ACT1、第一源电极SE1和第一漏电极DE1可以由未掺杂杂质或掺杂有杂质的半导体层形成。

[0148] 例如，第一源电极SE1和第一漏电极DE1可以由掺杂有杂质的半导体层形成，并且第一有源图案ACT1可以由未掺杂杂质的半导体层形成。如本文所使用，杂质可以包括p型杂质。

[0149] 第一有源图案ACT1具有在预定方向上延伸的条形，并且可以具有在延伸的纵向方向上多次弯曲的形状。在平面图中，第一有源图案ACT1可以与第一栅电极GE1重叠。由于第一有源图案ACT1形成得较长，所以第一晶体管T1的沟道区也可以形成得较长。

[0150] 因此，供给至第一晶体管T1的栅极电压的驱动范围变宽。因此，可以精细地控制从发光器件OLED发射的光的灰度级。

[0151] 第一源电极SE1可以连接至第一有源图案ACT1的一端。另外，第一源电极SE1可以连接至第二晶体管T2的第二漏电极DE2和第五晶体管T5的第五漏电极DE5。第一漏电极DE1可以连接至第一有源图案ACT1的另一端。另外，第一漏电极DE1可以连接至第三晶体管T3的第三源电极SE3和第六晶体管T6的第六源电极SE6。

[0152] 第二晶体管T2可以包括第二栅电极GE2、第二有源图案ACT2、第二源电极SE2和第二漏电极DE2。第二栅电极GE2可以连接至第i第一扫描线Sia。第二栅电极GE2可以被提供在第i第一扫描线Sia的一部分中或者被提供在从第i第一扫描线Sia突出的形状中。

[0153] 在示例性实施例中，第二有源图案ACT2、第二源电极SE2和第二漏电极DE2可以由未掺杂杂质或掺杂有杂质的半导体层形成。

[0154] 例如，第二源电极SE2和第二漏电极DE2可以由掺杂有杂质的半导体层形成，并且第二有源图案ACT2可以是未掺杂杂质的半导体层。杂质可包括p型杂质。

[0155] 第二有源图案ACT2对应于与第二栅电极GE2重叠的部分。第二源电极SE2的一端连接至第二有源图案ACT2，并且其另一端通过第六接触孔CH6连接至数据线Dj。第二漏电极DE2的一端连接至第二有源图案ACT2，并且其另一端连接至第一晶体管T1的第一源电极SE1和第五晶体管T5的第五漏电极DE5。

[0156] 第三晶体管T3可以被提供有双栅结构以防止泄漏电流。也就是说，第三晶体管T3可以包括第三-a晶体管T3a和第三-b晶体管T3b。第三-a晶体管T3a可以包括第三-a栅电极GE3a、第三-a有源图案ACT3a、第三-a源电极SE3a和第三-a漏电极DE3a。第三-b晶体管T3b可以包括第三-b栅电极GE3b、第三-b有源图案ACT3b、第三-b源电极SE3b和第三-b漏电极DE3b。

[0157] 在示例性实施例中，为了便于描述，第三-a栅电极GE3a和第三-b栅电极GE3b被称为第三栅电极GE3，第三-a有源图案ACT3a和第三-b有源图案ACT3b被称为第三有源图案ACT3，第三-a源电极SE3a和第三-b源电极SE3b被称为第三源电极SE3，并且第三-a漏电极DE3a和第三-b漏电极DE3b被称为第三漏电极DE3。

[0158] 第三栅电极GE3可以连接至第i第一扫描线Sia。第三栅电极GE3被提供在第i第一扫描线Sia的一部分中或者被提供在从第i第一扫描线Sia突出的形状中。

[0159] 第三有源图案ACT3、第三源电极SE3和第三漏电极DE3可以由未掺杂杂质或掺杂有杂质的半导体层形成。例如，第三源电极SE3和第三漏电极DE3可以由掺杂有杂质的半导体层形成，并且第三有源图案ACT3可以由未掺杂杂质的半导体层形成。第三有源图案ACT3对应于与第三栅电极GE3重叠的部分。杂质可包括p型杂质。

[0160] 第三源电极SE3的一端可以连接至第三有源图案ACT3。第三源电极SE3的另一端可以连接至第一晶体管T1的第一漏电极DE1和第六晶体管T6的第六源电极SE6。第三漏电极DE3的一端可以连接至第三有源图案ACT3。第三漏电极DE3的另一端可以连接至第四晶体管T4的第四源电极SE4。另外，第三漏电极DE3可以通过第一连接线CNL1、第二接触孔CH2和第一接触孔CH1连接至第一晶体管T1的第一栅电极GE1。

[0161] 第四晶体管T4可以被提供有双栅结构以防止泄漏电流。更具体地，第四晶体管T4可以包括第四-a晶体管T4a和第四-b晶体管T4b。

[0162] 第四-a晶体管T4a可以包括第四-a栅电极GE4a、第四-a有源图案ACT4a、第四-a源电极SE4a和第四-a漏电极DE4a。第四-b晶体管T4b可以包括第四-b栅电极GE4b、第四-b有源图案ACT4b、第四-b源电极SE4b和第四-b漏电极DE4b。

[0163] 在示例性实施例中，为了便于描述，第四-a栅电极GE4a和第四-b栅电极GE4b被称为第四栅电极GE4，第四-a有源图案ACT4a和第四-b有源图案ACT4b被称为第四有源图案ACT4，第四-a源电极SE4a和第四-b源电极SE4b被称为第四源电极SE4，并且第四-a漏电极DE4a和第四-b漏电极DE4b被称为第四漏电极DE4。

[0164] 第四栅电极GE4可以连接至第i-1扫描线Si-1。第四栅电极GE4可以被提供在第i-1扫描线Si-1的一部分中或者被提供在从第i-1扫描线Si-1突出的形状中。第四有源图案ACT4、第四源电极SE4和第四漏电极DE4可以由未掺杂杂质或掺杂有杂质的半导体层形成。

[0165] 例如，第四源电极SE4和第四漏电极DE4可以由掺杂有杂质的半导体层形成，并且第四有源图案ACT4可以由未掺杂杂质的半导体层形成。第四有源图案ACT4对应于与第四栅电极GE4重叠的部分。杂质可包括n型杂质。

[0166] 第四漏电极DE4的一端可以连接至第四有源图案ACT4。第四漏电极DE4的另一端可以连接至第i-1行中的像素PXL的初始化电源线IPL和第i-1行中的像素PXL的第七晶体管T7的第七漏电极DE7。

[0167] 辅助连接线AUX可以被提供在第四漏电极DE4和初始化电源线IPL之间。

[0168] 辅助连接线AUX的一端可以通过第九接触孔CH9连接至第四漏电极DE4。辅助连接线AUX的另一端可以通过第i-1行中的像素PXL的第八接触孔CH8连接至第i-1行中的像素
PXL的初始化电源线IPL。

[0169] 第四源电极SE4的一端可以连接至第四有源图案ACT4。第四源电极SE4的另一端可以连接至第三晶体管T3的第三漏电极DE3。具体地，包括在第四源电极SE4中的第四-b源电极SE4b连接至包括在第三漏电极DE3中的第三-b漏电极DE3b。

[0170] 另外，第四源电极SE4通过第一连接线CNL1、第二接触孔CH2和第一接触孔CH1连接至第一晶体管T1的第一栅电极GE1。

[0171] 第五晶体管T5可以包括第五栅电极GE5、第五有源图案ACT5、第五源电极SE5和第五漏电极DE5。第五栅电极GE5可以连接至发射控制线Ei。第五栅电极GE5可以被提供在发射控制线Ei的一部分中，或者可以被提供在从发射控制线Ei突出的形状中。

[0172] 第五有源图案ACT5、第五源电极SE5和第五漏电极DE5可以由未掺杂杂质或掺杂有杂质的半导体层形成。例如，第五源电极SE5和第五漏电极DE5可以由未掺杂杂质的半导体层形成。第五有源图案ACT5对应于与第五栅电极GE5重叠的部分。杂质可包括p型杂质。

[0173] 第五源电极SE5的一端可以连接至第五有源图案ACT5。第五源电极SE5的另一端可以通过第五接触孔CH5连接至电源线PL。第五漏电极DE5的一端可以连接至第五有源图案ACT5。第五漏电极DE5的另一端可以连接至第一晶体管T1的第一源电极SE1和第二晶体管T2的第二漏电极DE2。

[0174] 第六晶体管T6可以包括第六栅电极GE6、第六有源图案ACT6、第六源电极SE6和第六漏电极DE6。第六栅电极GE6可以连接至发射控制线Ei。第六栅电极GE6可以被提供在发射控制线Ei的一部分中，或者可以被提供在从发射控制线Ei突出的形状中。

[0175] 第六有源图案ACT6、第六源电极SE6和第六漏电极DE6由未掺杂杂质或掺杂有杂质的半导体层形成。例如，第六源电极SE6和第六漏电极DE6可以由掺杂有杂质的半导体层形成，并且第六有源图案ACT6可以由未掺杂杂质的半导体层形成。第六有源图案ACT6对应于与第六栅电极GE6重叠的部分。本文中，杂质可以包括p型杂质。

[0176] 第六源电极SE6的一端可以连接至第六有源图案ACT6。第六源电极SE6的另一端可以连接至第一晶体管T1的第一漏电极DE1和第三晶体管T3的第三源电极SE3。第六漏电极DE6的一端可以连接至第六有源图案ACT6。第六漏电极DE6的另一端可以连接至第七晶体管T7的第七源电极SE7。

[0177] 第七晶体管T7可以包括第七栅电极GE7、第七有源图案ACT7、第七源电极SE7和第七漏电极DE7。第七栅电极GE7可以连接至第i第二扫描线Sib。第七栅电极GE7可以被提供在第i第二扫描线Sib的一部分中，或者被提供在从第i第二扫描线Sib突出的形状中。

[0178] 第七有源图案ACT7、第七源电极SE7和第七漏电极DE7可以由未掺杂杂质或掺杂有杂质的半导体层形成。例如，第七源电极SE7和第七漏电极DE7可以由掺杂有杂质的半导体层形成，并且第七有源图案ACT7可以由未掺杂杂质的半导体层形成。本文中，杂质可以包括n型杂质。

[0179] 第七有源图案ACT7对应于与第七栅电极GE7重叠的部分。第七源电极SE7的一端可以连接至第七有源图案ACT7。第七源电极SE7的另一端可以连接至第六晶体管T6的第六漏电极DE6。第七漏电极DE7的一端可以连接至第七有源图案ACT7。第七漏电极DE7的另一端可以连接至初始化电源线IPL。

[0180] 另外，第七漏电极DE7可以连接至第i+1行中的像素PXL的第四晶体管T4的第四源电极SE4。具体地，第七漏电极DE7可以连接至包括在第四漏电极DE4中的第四-a漏电极
DE4a。

[0181] 第七漏电极DE7和第四晶体管T4的第四-a漏电极DE4a可以通过辅助线AUX、第八接触孔CH8和第九接触孔CH9彼此连接。

[0182] 存储电容器Cst可以包括下电极LE和上电极UE。下电极LE可以由第一晶体管T1的第一栅电极GE1形成。在平面图中，上电极UE可以与下电极LE重叠，并且可以覆盖下电极LE。
通过扩大上电极UE和下电极LE之间的重叠区域，可以增大存储电容器Cst的电容。上电极UE可以在第一方向DR1上延伸。

[0183] 在示例性实施例中，与第一电源ELVDD的电压相同电平的电压可以被供给至上电极UE。上电极UE可以在其中形成第一接触孔CH1的区域中具有开口OPN，第一栅电极GE1和第一连接线CNL1通过第一接触孔CH1连接。

[0184] 发光器件OLED可以包括第一电极AD、第二电极CD以及提供在第一电极AD和第二电极CD之间的发射层EML。

[0185] 第一电极AD可以被提供在与像素PXL对应的发射区域中。第一电极AD可以通过第七接触孔CH7、第十接触孔CH10和第十一接触孔CH11连接至第七晶体管T7的第七源电极SE7和第六晶体管T6的第六漏电极DE6。

[0186] 第二连接线CNL2和桥接图案BRP可以被提供在第七接触孔CH7和第十接触孔CH10中，使得第六漏电极DE6和第七源电极SE7连接至第一电极AD。

[0187] 同时，像素PXL可以被划分为包括掺杂有n型杂质的半导体层的第一区域A1和除第一区域A1之外的第二区域A2。第二区域A2可以包括掺杂有p型杂质的半导体层。

[0188] 在平面图中，第四晶体管T4和第七晶体管T7可以被提供在第一区域A1中。另外，在平面图中，第一至第三晶体管T1至T3以及第五晶体管T5和第六晶体管T6可以提供在第二区域A2中。

[0189] 第一接触部分CNP1和第二接触部分CNP2可以被设置在第一区域A1和第二区域A2之间。

[0190] 在示例性实施例中，第一接触部分CNP1可以指其中掺杂有p型杂质的第三-b漏电极DE3b与掺杂有n型杂质的第四-b源电极SE4b接触的区域。此时，第三-b漏电极DE3b和第四-b源电极SE4b可以被提供在同一平面上同一层中，但是本发明构思不限于此。

[0191] 第一连接线CNL1可以被设置在第一接触部分CNP1处。如上所述，第一连接线CNL1可以通过第二接触孔CH2与第三-b漏电极DE3b和第四-b源电极SE4b接触。

[0192] 更具体地，第一连接线CNL1的下表面的一侧可以接触第三-b漏电极DE3b，并且第一连接线CNL1的下表面的另一侧可以接触第四-b源电极SE4b。

[0193] 在示例性实施例中，由于第一连接线CNL1与第三-b漏电极DE3b和第四-b源电极SE4b两者接触，因此第二接触孔CH2的尺寸可以大于其他接触孔的尺寸。这样，可以增大第一连接线CNL1的宽度和/或面积。

[0194] 当第一连接线CNL1的宽度和/或面积增大时，可以充分确保第一连接线CNL1、第三-b漏电极DE3b和第四-b源电极SE4b的接触面积。在这种情况下，可以最小化第三晶体管T3和第四晶体管T4之间的不良接触，使得像素PXL可以显示具有期望亮度的图像。

[0195] 在示例性实施例中，第二接触部分CNP2可以指其中掺杂有p型杂质的第六漏电极DE6与掺杂有n型杂质的第七源电极SE7接触的区域。此时，第六漏电极DE6和第七源电极SE7可以被提供在同一平面上同一层中，但是本发明构思不限于此。

[0196] 第二连接线CNL2可以被设置在第二接触部分CNP2处。第二连接线CNL2可以通过第七接触孔CH7接触第六漏电极DE6和第七源电极SE7。

[0197] 更具体地，第二连接线CNL2的下表面的一侧可以接触第七源电极SE7，并且第二连接线CNL2的下表面的另一侧可以接触第六漏电极DE6。

[0198] 在示例性实施例中，由于第二连接线CNL2接触第七源电极SE7和第六漏电极DE6两者，因此第七接触孔CH7的尺寸可以大于其他接触孔的尺寸。这样，可以增大第二连接线CNL2的宽度和/或面积。当第二连接线CNL2的宽度和/或面积增大时，可以充分确保第二连接线CNL2、第七源电极SE7和第六漏电极DE6的接触面积。在这种情况下，可以最小化第六晶体管T6和第七晶体管T7之间的不良接触，使得像素PXL可以显示具有期望亮度的图像。

[0199] 在下文中，将参照图5至图7描述根据示例性实施例的显示设备的结构。

[0200] 缓冲层可以被提供在基板SUB上。缓冲层可以防止杂质扩散到第一至第七晶体管T1至T7中。缓冲层可以被提供为单层，或者可以被提供为具有至少两层或更多层的多层。当缓冲层由多层形成时，每层可以由相同材料形成或者可以由不同材料形成。根据基板SUB的材料和工艺条件，可以省略缓冲层。

[0201] 第一至第七有源图案ACT1至ACT7可以被提供在基板SUB上。第一至第七有源图案ACT1至ACT7可以由半导体材料形成。

[0202] 第一栅绝缘层GI1可以被提供在其上提供第一至第七有源图案ACT1至ACT7的基板SUB上。第一栅绝缘层GI1可以是包括无机材料的无机绝缘层。例如，第一栅绝缘层GI1可以包括氮化硅、氧化硅和氮氧化硅中的至少一种。

[0203] 第i-1扫描线Si-1、第i第一扫描线Sia、第i第二扫描线Sib、发射控制线Ei以及第一至第七栅电极GE1至GE7可以被提供在第一栅绝缘层GI1上。

[0204] 第一栅电极GE1可以是存储电容器Cst的下电极LE。第二栅电极GE2和第三栅电极GE3可以与第i第一扫描线Sia一体形成。由于第三栅电极GE3包括第三-a栅电极GE3a和第
三-b栅电极GE3b，所以第三-a栅电极GE3a和第三-b栅电极GE3b可以与第i第一扫描线Sia一体形成。

[0205] 第四栅电极GE4可以与第i-1扫描线Si-1一体形成。由于第四栅电极GE4包括第四-a栅电极GE4a和第四-b栅电极GE4b，所以第四-a栅电极GE4a和第四-b栅电极GE4b可以与第i-1扫描线Si-1一体形成。

[0206] 第七栅电极GE7可以与第i第二扫描线Sib一体形成。第五栅电极GE5和第六栅电极GE6可以与发射控制线Ei一体形成。第二栅绝缘层GI2可以被提供在其上提供扫描线Si-1、Sia和Sib的基板SUB上。

[0207] 存储电容器Cst的上电极UE和初始化电源线IPL可以被提供在第二栅绝缘层GI2上。上电极UE可以覆盖下电极LE。上电极UE可以与下电极LE一起形成存储电容器Cst，第二栅绝缘层GI2介于上电极UE与下电极LE之间。

[0208] 第一层间绝缘层ILD1可以被提供在其上提供上电极UE和初始化电源线IPL的基板SUB上。

[0209] 第一连接线CNL1、第二连接线CNL2、辅助连接线AUX、数据线Dj和电源线PL可以被提供在第一层间绝缘层ILD1上。

[0210] 第一连接线CNL1可以通过依次穿过第一层间绝缘层ILD1和第二栅绝缘层GI2的第一接触孔CH1连接至第一栅电极GE1。另外，第一连接线CNL1可以通过依次穿过第一栅绝缘层GI1、第二栅绝缘层GI2以及第一层间绝缘层ILD1的第二接触孔CH2连接至第三-b漏电极DE3b和第四-b源电极SE4b。此时，第二接触孔CH2的尺寸可以大于第一接触孔CH1的尺寸。

[0211] 第二连接线CNL2可以是在第六漏电极DE6和第一电极AD之间被提供为连接第六漏电极DE6和第一电极AD的介质的图案。第二连接线CNL2可以通过依次穿过第一栅绝缘层
GI1、第二栅绝缘层GI2以及第一层间绝缘层ILD1的第七接触孔CH7连接至第六漏电极DE6和第七源电极SE7。此时，第七接触孔CH7的尺寸可以大于第一接触孔CH1的尺寸。

[0212] 辅助连接线AUX可以通过穿过第一层间绝缘层ILD1的第八接触孔CH8连接至初始化电源线IPL。另外，辅助连接线AUX可以通过依次穿过第一栅绝缘层GI1、第二栅绝缘层GI2以及第一层间绝缘层ILD1的第九接触孔CH9连接至第四-a漏电极DE4a和第i-1行中的像素
PXL的第七漏电极DE7。

[0213] 数据线Dj可以通过依次穿过第一栅绝缘层GI1、第二栅绝缘层GI2以及第一层间绝缘层ILD1的第六接触孔CH6连接至第二源电极SE2。

[0214] 电源线PL可以通过穿过第一层间绝缘层ILD1的第三接触孔CH3和第四接触孔CH4连接至上电极UE。另外，电源线PL可以通过依次穿过第一栅绝缘层GI1、第二栅绝缘层GI2以及第一层间绝缘层ILD1的第五接触孔CH5连接至第五源电极SE5。

[0215] 第二层间绝缘层ILD2可以被提供在第一连接线CNL1、第二连接线CNL2、辅助连接线AUX、数据线Dj和电源线PL上。第二层间绝缘层ILD2可以是包括无机材料的无机绝缘层或包括有机材料的有机绝缘层。

[0216] 在示例性实施例中，第二层间绝缘层ILD2可以是有机绝缘层。第二层间绝缘层ILD2可以形成为单层，但是本发明构思不限于此，并且可以由多层形成。

[0217] 当第二层间绝缘层ILD2由多层形成时，第二层间绝缘层ILD2可以具有其中多个无机绝缘层或多个有机绝缘层交替堆叠的结构。例如，第二层间绝缘层ILD2可以具有其中第一有机绝缘层、无机绝缘层和第二有机绝缘层依次堆叠的结构。

[0218] 桥接图案BRP可以被提供在第二层间绝缘层ILD2上。桥接图案BRP可以通过穿过第二层间绝缘层ILD2的第十接触孔CH10连接至第二连接线CNL2。

[0219] 钝化层PSV可以被提供在桥接图案BRP上。

[0220] 第一电极AD可以被提供在钝化层PSV上。第一电极AD可以通过穿过钝化层PSV的第十一接触孔CH11连接至桥接图案BRP。

[0221] 由于桥接图案BRP通过第十接触孔CH10连接至第二连接线CNL2，所以第一电极AD可以通过桥接图案BRP和第二连接线CNL2连接至第六漏电极DE6和第七源电极SE7。

[0222] 像素限定层PDL可以被提供在其上形成第一电极AD的基板SUB上，以限定与每个像素PXL对应的发射区域。像素限定层PDL可以暴露第一电极AD的上表面并且可以沿着像素PXL的周边从基板SUB突出。

[0223] 发射层EML可以被提供在第一电极AD的暴露的上表面上。第二电极CD可以被提供在发射层EML上。

[0224] 像素限定层PDL可以包括有机绝缘层。例如，像素限定层PDL可以包括聚苯乙烯、聚甲基丙烯酸甲酯(PMMA)、聚丙烯腈(PAN)、聚酰胺(PA)、聚酰亚胺(PI)、聚芳醚(PAE)、杂环聚合物、聚对二甲苯、环氧树脂、苯并环丁烯(BCB)、硅氧烷基树脂和硅烷基树脂中的至少一种。

[0225] 发射层EML可以被提供在第一电极AD的暴露表面上。发射层EML可以具有包括至少一个光产生层的多薄层结构。例如，发射层EML可以包括用于注入空穴的空穴注入层、具有优异的空穴可传输性且用于通过阻挡在光产生层中未结合的电子的移动来增大空穴和电子的复合机会的空穴传输层、通过注入的电子和空穴的复合而发光的光产生层、用于阻挡在光产生层中未结合的空穴的移动的空穴阻挡层、用于将电子顺利地传输到光产生层的电子传输层以及用于注入电子的电子注入层。

[0226] 光产生层中产生的光的颜色可以是红色、绿色、蓝色和白色中的一种，但是本发明构思不限于此。例如，在发射层EML的光产生层中产生的光的颜色可以是品红色、青色和黄色中的一种。空穴注入层、空穴传输层、空穴阻挡层、电子传输层和电子注入层中的每一个可以是在邻近发射区域中彼此连接的公共层。

[0227] 覆盖第二电极CD的薄膜封装膜TFE可以被提供在第二电极CD上。薄膜封装膜TFE可以由单层制成或者可以由多层制成。薄膜封装膜TFE可以包括覆盖发光器件OLED的多个绝缘层。具体地，薄膜封装膜TFE可以包括多个无机层和多个有机层。例如，薄膜封装膜TFE可以具有其中无机层和有机层交替堆叠的结构。另外，薄膜封装膜TFE可以是设置在发光器件OLED上并通过使用密封剂结合到基板SUB的封装基板。

[0228] 同时，根据示例性实施例的显示设备可以进一步包括提供在薄膜封装膜TFE上的触摸感测器。触摸感测器可以被设置在基板SUB的在图像被发射的方向上的表面上，以接收用户的触摸输入。可以通过使用触摸感测器来识别用户的手或单独的输入工具对显示设备的触摸事件。

[0229] 触摸感测器可以通过互电容方法来驱动。互电容方法感测由于两个触摸感测电极之间的相互作用而引起的电容改变。另外，触摸感测器可以通过自电容方法驱动。自电容方法通过使用以矩阵布置的触摸感测电极和连接至触摸感测电极中每一个的感测线来感测用户触摸感测电极时被触摸区域的感测电极的电容改变。

[0230] 触摸感测器可以包括触摸感测电极、连接至触摸感测电极的感测线以及连接至感测线的一端的焊盘单元。

[0231] 可以在触摸感测器上提供窗口以保护触摸感测器的暴露表面。窗口透射来自基板SUB的图像并减轻外部冲击，从而防止显示设备由于外部冲击而破裂或发生故障。

[0232] 图8至图19是依次示出图5中所示显示设备的制造方法的截面图。

[0233] 首先，参考图5至图8，可以提供基板SUB。

[0234] 基板SUB可以由包括二氧化硅(SiO2)作为主要成分的透明玻璃材料形成。基板SUB不必受限于此，而是可以由透明塑料材料形成。

[0235] 在半导体材料层沉积在基板SUB上之后，执行掩模工艺以形成半导体层SCL。半导体材料层可以由硅(Si)形成，诸如非晶硅(a-Si)或多晶硅(p-Si)。当半导体材料层由非晶硅(a-Si)形成时，可以使用激光等进一步执行结晶工艺。

[0236] 根据示例性实施例，半导体材料层可以由包括二元化合物(ABx)、三元化合物(ABxCy)、四元化合物(ABxCyDz)等以及包括铟(In)、锌(Zn)、镓(Ga)、锡(Sn)、钛(Ti)、铝(Al)、铪(Hf)、锆(Zr)、镁(Mg)等的半导体氧化物形成。它们可以单独使用，也可以相互组合使用。

[0237] 参见图5至图9，通过用包括硼等的杂质对半导体层SCL进行掺杂来形成P型薄膜晶体管的半导体层SCL1(下文中称为“第一半导体层”)。第一半导体层SCL1可以是第一至第三晶体管T1至T3以及第五晶体管T5和第六晶体管T6中的每一个的半导体层。

[0238] 参见图5至图10，在包括第一半导体层SCL1的基板SUB上形成光致抗蚀剂图案。光致抗蚀剂图案可以覆盖第一半导体层SCL1并且将半导体层SCL暴露于外部。

[0239] 接下来，通过用包括磷等的杂质对暴露的半导体层SCL进行掺杂来形成N型薄膜晶体管的半导体层SCL2(下文中称为“第二半导体层”)。第二半导体层SCL2可以是第四晶体管T4和第七晶体管T7中的每一个的半导体层。

[0240] 第一半导体层SCL1和第二半导体层SCL2可以在同一平面上并且可以形成在同一层上。根据示例性实施例，第一半导体层SCL1和第二半导体层SCL2之间的边界可以不被清晰地划分，或者该边界可以被清晰地划分。

[0241] 接下来，从基板SUB去除光致抗蚀剂图案。

[0242] 参见图5至图11，第一栅绝缘层GI1可以被形成在第一半导体层SCL1和第二半导体层SCL2上。第一栅绝缘层GI1可以是包括无机材料的无机绝缘层。

[0243] 第一导电材料层被沉积在第一栅绝缘层GI1上，并且通过使用掩模工艺形成下电极LE、发射控制线Ei、第i第一扫描线Sia和导电图案CP。本文中，下电极LE可以包括第一栅电极GE1，发射控制线Ei可以包括第五栅电极GE5和第六栅电极GE6，第i第一扫描线Sia可以包括第三-a栅电极GE3a和第三-b栅电极GE3b。

[0244] 在示例性实施例中，导电图案CP可以被提供在第二半导体层SCL2上以覆盖第二半导体层SCL2。

[0245] 参见图5至图12，通过使用下电极LE、发射控制线Ei、第i第一扫描线Sia和导电图案CP作为掩模，第一半导体层SCL1被掺杂有高浓度p型杂质。本文中，p型杂质可以包括具有三个最外层电子的铝、镓、铟、硼等。

[0246] 此时，第二半导体层SCL2可以被导电图案CP覆盖。因此，p型杂质可以不掺杂在第二半导体层SCL2中。

[0247] 具有导电性的第一源电极SE1、第二源电极SE2、第三-a源电极SE3a、第三-b源电极SE3b、第五源电极SE5和第六源电极SE6可以通过用p-型杂质以高浓度掺杂第一半导体层SCL1来形成。同时，可以形成第一漏电极DE1、第二漏电极DE2、第三-a漏电极DE3a、第三-b漏电极DE3b、第五漏电极DE5和第六漏电极DE6。

[0248] 由于第一栅电极GE1，第一半导体层SCL1可以变为未高浓度掺杂p型杂质的第一有源图案ACT1。第一有源图案ACT1可以是第一晶体管T1的沟道。因此，第一栅电极GE1、第一有源图案ACT1、第一源电极SE1和第一漏电极DE1可以构成第一晶体管T1，其是P型薄膜晶体管。

[0249] 由于第二栅电极GE2，第一半导体层SCL1可以变为未高浓度掺杂p型杂质的第二有源图案ACT2。第二有源图案ACT2可以是第二晶体管T2的沟道。因此，第二栅电极GE2、第二有源图案ACT2、第二源电极SE2和第二漏电极DE2可以构成第二晶体管T2，其是P型薄膜晶体管。

[0250] 由于第三-a栅电极GE3a，第一半导体层SCL1可以变为未以高浓度掺杂p型杂质的第三-a有源图案ACT3a。第三-a有源图案ACT3a可以是第三-a晶体管T3a的沟道。因此，第三-a栅电极GE3a、第三-a有源图案ACT3a、第三-a源电极SE3a和第三-a漏电极DE3a可以构成第三-a晶体管T3a，其是P型薄膜晶体管。

[0251] 由于第三-b栅电极GE3b，第一半导体层SCL1可以变为未高浓度掺杂p型杂质的第三-b有源图案ACT3b。第三-b有源图案ACT3b可以是第三-b晶体管T3b的沟道。因此，第三-b栅电极GE3b、第三-b有源图案ACT3b、第三-b源电极SE3b和第三-b漏电极DE3b可以构成第三-b晶体管T3b，其为P型薄膜晶体管。

[0252] 由于第五栅电极GE5，第一半导体层SCL1可以变为未高浓度掺杂p型杂质的第五有源图案ACT5。第五有源图案ACT5可以是第五晶体管T5的沟道。因此，第五栅电极GE5、第五有源图案ACT5、第五源电极SE5和第五漏电极DE5可以构成第五晶体管T5，其是P型薄膜晶体管。

[0253] 由于第六栅电极GE6，第一半导体层SCL1可以变为未高浓度掺杂p型杂质的第六有源图案ACT6。第六有源图案ACT6可以是第六晶体管T6的沟道。因此，第六栅电极GE6、第六有源图案ACT6、第六源电极SE6和第六漏电极DE6可以构成第六晶体管T6，其是P型薄膜晶体管。

[0254] 参见图5至图13，在其上形成发射控制线Ei的基板SUB上形成光致抗蚀剂图案。

[0255] 光致抗蚀剂图案可以覆盖第一至第三晶体管T1至T3、第五晶体管T5和第六晶体管T6、发射控制线Ei和第i第一扫描线Sia，并且可以部分地暴露导电图案CP。

[0256] 接下来，执行掩模工艺以图案化导电图案CP，从而形成第i-1扫描线Si-1和第i第二扫描线Sib。第i-1扫描线Si-1可以包括第四-a栅电极GE4a和第四-b栅电极GE4b，并且第i第二扫描线Sib可以包括第七栅电极GE7。

[0257] 接下来，通过使用第i-1扫描线Si-1和第i第二扫描线Sib作为掩模，第二半导体层SCL2被掺杂有高浓度n型杂质。本文中，n型杂质可以包括具有五个最外层电子的磷、砷、锑等。

[0258] 此时，第一至第三晶体管T1至T3以及第五晶体管T5和第六晶体管T6可以被光致抗蚀剂图案覆盖。因此，第一至第三晶体管T1至T3以及第五晶体管T5和第六晶体管T6中的每一个的半导体层可以不被掺杂n型杂质。

[0259] 由于第二半导体层SCL2以高浓度掺杂有n型杂质，因此可以形成具有导电性的第四-a源电极SE4a、第四-b源电极SE4b和第七源电极SE7，并且同时，可以形成第四-a漏电极DE4a、第四-b漏电极DE4b和第七漏电极DE7。

[0260] 由于第四-a栅电极GE4a，第二半导体层SCL2可以变为未高浓度掺杂n型杂质的第四-a有源图案ACT4a。第四-a有源图案ACT4a可以是第四-a晶体管T4a的沟道。因此，第四-a栅电极GE4a、第四-a有源图案ACT4a、第四-a源电极SE4a和第四-a漏电极DE4a可以构成第四-a晶体管T4a，其为N型薄膜晶体管。

[0261] 由于第四-b栅电极GE4b，第二半导体层SCL2可以变为未高浓度掺杂n型杂质的第四-b有源图案ACT4b。第四-b有源图案ACT4b可以是第四-b晶体管T4b的沟道。因此，第四-b栅电极GE4b、第四-b有源图案ACT4b、第四-b源电极SE4b和第四-b漏电极DE4b可以构成第四-b晶体管T4b，其为N型薄膜晶体管。

[0262] 由于第七栅电极GE7，第二半导体层SCL2可以变为未高浓度掺杂n型杂质的第七有源图案ACT7。第七有源图案ACT7可以是第七晶体管T7的沟道。因此，第七栅电极GE7、第七有源图案ACT7、第七源电极SE7和第七漏电极DE7可以构成第七晶体管T7，其是N型薄膜晶体管。

[0263] 本文中，掺杂有不同杂质的第六漏电极DE6和第七源电极SE7可以彼此邻近。另外，掺杂有不同杂质的第三-b漏电极DE3b和第四-b源电极SE4b可以彼此邻近。

[0264] 在注入n型杂质之后，去除基板SUB上的光致抗蚀剂图案。

[0265] 参见图5至图14，第二栅绝缘层GI2可以被形成在其上形成第七晶体管T7等的基板SUB上。第二栅绝缘层GI2可以是包括无机材料的无机绝缘层。

[0266] 在第二导电材料层被沉积在第二栅绝缘层GI2上之后，可以执行掩模工艺以形成初始化电源线IPL和上电极UE。

[0267] 参见图5至图15，在绝缘材料层可以被沉积在其上形成上电极UE的基板SUB上之后，可以执行掩模工艺以形成第一层间绝缘层ILD1。

[0268] 第一层间绝缘层ILD1可以包括暴露初始化电源线IPL1的一部分的第八接触孔CH8。另外，第一层间绝缘层ILD1可以包括暴露彼此邻近的第七源电极SE7和第六漏电极DE6的第七接触孔CH7。

[0269] 另外，第一层间绝缘层ILD1可以包括暴露彼此邻近的第三-b漏电极DE3b和第四-b源电极SE4b的第二接触孔CH2。

[0270] 随后，在第三导电材料层被沉积在第一层间绝缘层ILD1上之后，可以执行掩模工艺以形成第一连接线CNL1、第二连接线CNL2、电源线PL、辅助连接线AUX和数据线Dj。

[0271] 第一连接线CNL1可以通过第二接触孔CH2接触掺杂有不同杂质的第三-b漏电极DE3b和第四-b源电极SE4b。第二连接线CNL2可以通过第七接触孔CH7接触掺杂有不同杂质的第六漏电极DE6和第七源电极SE7。辅助连接线AUX可以通过第八接触孔CH8接触初始化电源线IPL。

[0272] 参见图5至图16，在绝缘材料层被沉积在其上形成第一连接线CNL1和第二连接线CNL2的基板SUB上之后，可以执行掩模工艺以形成第二层间绝缘层ILD2。第二层间绝缘层ILD2可以包括暴露第二连接线CNL2的一部分的第十接触孔CH10。

[0273] 接下来，在第四导电材料层被沉积在第二层间绝缘层ILD2上之后，可以执行掩模工艺以形成桥接图案BRP。桥接图案BRP可以通过第十接触孔CH10接触第二连接线CNL2。

[0274] 参见图5至图17，在绝缘材料层可以被沉积在其上形成桥接图案BRP的基板SUB上之后，可以执行掩模工艺以形成钝化层PSV。钝化层PSV可以包括暴露桥接图案BRP的一部分的第十一接触孔CH11。

[0275] 接下来，在第五导电材料层被沉积在钝化层PSV上之后，可以执行掩模工艺以形成第一电极AD。第一电极AD可以通过第十一接触孔CH11连接至第二连接线CNL2。

[0276] 参见图5至图18，可以在第一电极AD上形成包括暴露第一电极AD的一部分的开口的像素限定层PDL。接下来，可以在第一电极AD的被像素限定层PDL暴露的表面上形成发射层EML。可以在发射层EML上形成第二电极CD。第一电极AD、发射层EML和第二电极CD可以构成发光器件OLED。

[0277] 参见图5至图19，薄膜封装膜TFE可以被形成在其上形成发光器件OLED的基板SUB上。

[0278] 图20A是根据示例性实施例的图6的区域EA1的放大截面图。图20B和图20C是根据示例性实施例的图6的区域EA1的截面图。

[0279] 参见图6、图20A、图20B和图20C，第一连接线CNL1可以通过第一接触部分CNP1处的第二接触孔CH2接触第三-b漏电极DE3b和第四-b源电极SE4b。

[0280] 具体地，第一连接线CNL1的下表面的一侧可以接触第三-b漏电极DE3b，并且第一连接线CNL1的下表面的另一侧可以接触第四-b源电极SE4b。

[0281] 如图20A所示，以高浓度掺杂有p型杂质的第三-b漏电极DE3b和以高浓度掺杂有n型杂质的第四-b源电极SE4b可以在基板SUB上彼此邻近地提供。更具体地，在第一接触部分CNP1内，第四-b源电极SE4b可以直接提供在第三-b漏电极DE3b的右侧。

[0282] 根据示例性实施例，由于在制造工艺期间可能发生的未对准，所以其中掺杂有p型杂质的区域和掺杂有n型杂质的区域重叠的重叠部分OL可以被提供在第一接触部分CNP1上，如图20B所示。

[0283] 在这种情况下，第一连接线CNL1的下表面的一侧可以接触第三-b漏电极DE3b，第一连接线CNL1的下表面的另一侧可以接触第四-b源电极SE4b，并且第一连接线CNL1的位于第一连接线CNL1的下表面的两侧之间的中心可以接触重叠部分OL。

[0284] 重叠部分OL可以是电中性区域，其中掺杂有p型杂质和n型杂质。因此，重叠部分OL可以不影响第一连接线CNL1与第三-b漏电极DE3b和第四-b源电极SE4b的电连接。

[0285] 此外，根据示例性实施例，由于在制造工艺期间可能发生的未对准，可能在第一接触部分CNP1中提供未掺杂p型杂质和n型杂质的未掺杂区域，如图20C所示。未掺杂区域可以是非重叠部分NOL，其中p型杂质和n型杂质不重叠。

[0286] 在这种情况下，第一连接线CNL1的下表面的一侧可以接触第三-b漏电极DE3b，第一连接线CNL1的下表面的另一侧可以接触第四-b源电极SE4b，并且第一连接线CNL1的位于第一连接线CNL1的下表面的两侧之间的中心可以接触非重叠部分NOL。更具体地，第一连接线CNL1可以与第三-b漏电极DE3b和第四-b源电极SE4b接触，非重叠部分NOL介于第三-b漏电极DE3b和第四-b源电极SE4b与第一连接线CNL1之间。

[0287] 非重叠部分NOL可以是电中性区域，其中不掺杂p型杂质和n型杂质。因此，非重叠部分NOL可以不影响第一连接线CNL1与第三-b漏电极DE3b和第四-b源电极SE4b的电连接。

[0288] 同时，第二接触孔CH2可以被形成为具有至少预定宽度，使得第一连接线CNL1可以稳定地接触第三-b漏电极DE3b和第四-b源电极SE4b。

[0289] 考虑到当第一连接线CNL1仅接触第三-b漏电极DE3b和第四-b源电极SE4b时的情况，当第一连接线CNL1还接触重叠部分OL时的情况，以及当第一连接线CNL1还接触非重叠部分NOL时的情况，第二接触孔CH2可以被形成为具有至少预定宽度。

[0290] 另外，当确定第二接触孔CH2的预定宽度时，还可以考虑第二接触孔CH2可能在制造工艺期间被第三-b漏电极DE3b或第四-b源电极SE4b偏移。

[0291] 根据示例性实施例，第二接触孔CH2的宽度“d”可以为约0.2μm至3μm，但是本发明构思不限于此。

[0292] 如上所述，由于第二接触孔CH2被形成为具有至少预定宽度，所以第二接触孔CH2的尺寸可以大于其他接触孔，例如第一接触孔CH1。因此，可以增大第一连接线CNL1的宽度和/或面积。当第一连接线CNL1的宽度和/或面积变大时，第一连接线CNL1、第三-b漏电极DE3b和第四-b源电极SE4b的接触面积可以被充分确保。

[0293] 在示例性实施例中，由于第七接触孔CH7可以以与形成第二接触孔CH2的方法基本相同的方法形成，因此将省略其详细描述以避免冗余。

[0294] 在下文中，将参考图21描述根据示例性实施例的像素的电流特性。

[0295] 图21是示出传统像素和根据示例性实施例的像素的电流特性的曲线图。在图21中，比较例示出了包括七个P型薄膜晶体管的传统像素的电流特性，并且示例示出了根据示例性实施例的像素的电流特性。

[0296] 参见图21，可以确认示例中根据额定电流的电流偏差类似于比较例中根据额定电流的电流偏差。因此，可以确认即使示例包括不同类型的薄膜晶体管，但是示例可以具有与包括相同类型的薄膜晶体管的像素中的电流特性类似的电流特性。

[0297] 图22是根据另一个示例性实施例的显示设备中包括的两个像素的放大平面图，并且图23是沿图22的线III-III'截取的截面图。为了避免冗余，将主要描述与上述示例性实施例的不同之处。将省略与上面已经描述的元件基本相同的元件的详细描述以避免冗余。

[0298] 参见图22，第k像素PXL_K和第k+1像素PXL_K+1排列在布置在图22的显示区域中的第i像素行中，并且设置有连接至第k像素PXL_K和第k+1像素PXL_K+1的三条扫描线Si-1、Sia和Sib、一条发射控制线Ei、两条数据线Dj和Dj+1、两条电源线PL1和PL2、以及一条初始化电源线IPL。

[0299] 图22和图23中所示的第k像素PXL_K和第k+1像素PXL_K+1中的每一个可以具有与图5和图6的像素基本相同或相似的结构，除了第四晶体管T4和第七晶体管T7的半导体层被设置在与第一至第三晶体管T1至T3以及第五晶体管T5和第六晶体管T6的半导体层不同的
层中之外。

[0300] 参见图22和图23，根据另一个示例性实施例的显示设备可以包括基板SUB和提供在基板SUB上的第k像素PXL_K和第k+1像素PXL_K+1。

[0301] 第k像素PXL_K和第k+1像素PXL_K+1中的每一个可以包括发光器件(参见图3中的OLED)和用于驱动发光器件OLED的像素电路(参见图3中的PC)。在本文中，像素电路PC可以包括第一至第七晶体管T1至T7以及存储电容器Cst。

[0302] 第一至第七晶体管T1至T7中的第四晶体管T4和第七晶体管T7可以被设定为包括掺杂有n型杂质的半导体层的N型薄膜晶体管。其他晶体管，例如，第一至第三晶体管T1至T3以及第五晶体管T5和第六晶体管T6可以被设定为包括掺杂有p型杂质的半导体层的P型薄
膜晶体管。

[0303] 在示例性实施例中，掺杂有p型杂质的半导体层和掺杂有n型杂质的半导体层可以被设置在彼此不同的层中。例如，掺杂有n型杂质的半导体层可以被提供在掺杂有p型杂质的半导体层上，反之亦然，但是本发明构思不限于此。

[0304] 包括在被设定为P型薄膜晶体管的第一至第三晶体管T1至T3以及第五晶体管T5和第六晶体管T6中的每一个中的半导体层可以被设置在与包括在第四晶体管T4和第七晶体
管T7中的每一个中的半导体层不同的层上。

[0305] 在本文中，半导体层可以包括有源图案以及分别连接至有源图案的源电极和漏电极。

[0306] 第k像素PXL_K和第k+1像素PXL_K+1中的每一个可以包括第一接触部分CNP1和第二接触部分CNP2，不同类型的薄膜晶体管与第一接触部分CNP1和第二接触部分CNP2接触。

[0307] 第一接触部分CNP1可以被设置在由P型薄膜晶体管形成的第三-b晶体管T3b和由N型薄膜晶体管形成的第四-b晶体管T4b之间。

[0308] 更具体地，第一接触部分CNP1可以指掺杂有p型杂质的第三-b晶体管T3b的第三-b漏电极DE3b和掺杂有n型杂质的第四-b晶体管T4b的第四-b源电极SE4b彼此接触的区域。

[0309] 第三-b漏电极DE3b和第四-b源电极SE4b可以在第一接触部分CNP1处与第一连接线CNL1接触。

[0310] 在示例性实施例中，由P型薄膜晶体管形成的第三晶体管T3的半导体层和由N型薄膜晶体管形成的第四晶体管T4的半导体层可以被提供在彼此不同的层处。因此，第三-b漏电极DE3b和第四-b源电极SE4b可以被提供在彼此不同的层处。

[0311] 更具体地，第四-b源电极SE4b可以被提供在第三-b漏电极DE3b上，缓冲层BFL介于其间。本文中，缓冲层BFL可以被提供在基板SUB上，以在基板SUB上提供平坦表面(或平坦化)并防止杂质渗透。

[0312] 第三-b漏电极DE3b可以通过依次穿过第一层间绝缘层ILD1、第二栅绝缘层GI2、第一栅绝缘层GI1和缓冲层BFL的第二-1接触孔CH2_1连接至第一连接线CNL1的一侧。

[0313] 第四-b源电极SE4b可以通过依次穿过第一层间绝缘层ILD1、第二栅绝缘层GI2和第一栅绝缘层GI1的第二-2接触孔CH2_2连接至第一连接线CNL1的另一侧。结果，第三-b漏电极DE3b可以通过第二-1接触孔CH2_1和第二-2接触孔CH2_2以及第一连接线CNL1连接至
第四-b源电极SE4b。

[0314] 第二接触部分CNP2可以被设置在由P型薄膜晶体管形成的第六晶体管T6和由N型薄膜晶体管形成的第七晶体管T7之间。更具体地，第二接触部分CNP2可以指掺杂有p型杂质的第六晶体管T6的第六漏电极DE6和掺杂有n型杂质的第七晶体管T7的第七源电极SE7彼此接触的区域。

[0315] 第六漏电极DE6和第七源电极SE7可以在第二接触部分CNP2处与第二连接线CNL2接触。

[0316] 在示例性实施例中，由P型薄膜晶体管形成的第六晶体管T6的半导体层和由N型薄膜晶体管形成的第七晶体管T7的半导体层可以被提供在彼此不同的层处。因此，第六漏电极DE6和第七源电极SE7可以被提供在彼此不同的层处。更具体地，第七源电极SE7可以被提供在第六漏电极DE6上，缓冲层BFL介于其间。

[0317] 第六漏电极DE6可以通过依次穿过第一层间绝缘层ILD1、第二栅绝缘层GI2、第一栅绝缘层GI1和缓冲层BFL的第七-2接触孔CH7_2连接至第二连接线CNL2的一侧。

[0318] 第七源电极SE7可以通过依次穿过第一层间绝缘层ILD1、第二栅绝缘层GI2和第一栅绝缘层GI1的第七-1接触孔CH7_1连接至第二连接线CNL2的另一侧。结果，第六漏电极DE6可以通过第七-1接触孔CH7_1和第七-2接触孔CH7_2以及第二连接线CNL2连接至第七源电极SE7。

[0319] 根据示例性实施例的显示设备可以应用于各种电子设备。例如，显示设备可以应用于电视机、笔记本电脑、移动电话、智能电话、智能平板、PMP、PDA、导航设备、诸如智能手表的各种可穿戴设备等。

[0320] 根据示例性实施例，显示设备的像素可具有减少的缺陷。

[0321] 尽管本文已描述了某些示例性实施例和实施方式，但是根据该描述，其他实施例和修改将是显而易见的。因此，本发明构思不限于这些实施例，而是限于所附权利要求的较宽范围以及对于本领域普通技术人员来说显而易见的各种明显的修改和等同布置。

标题	发布/更新时间	阅读量
像素-专利编号CN110364554A	2020-05-12	850
像素-专利编号CN106486060A	2020-05-11	694
像素结构-专利编号CN109686299B	2020-05-13	213
像素结构-专利编号CN111090198A	2020-05-13	77
像素阵列-专利编号CN111009185A	2020-05-13	401
像素-专利编号CN104834141A	2020-05-11	548
像素-专利编号CN101183196B	2020-05-11	648
像素-专利编号CN104834141B	2020-05-12	550
像素-专利编号CN107038999A	2020-05-12	508
像素-专利编号CN108231001A	2020-05-11	557

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