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像素阵列

阅读：1075发布：2020-05-27

IPRDB可以提供像素阵列专利检索，专利查询，专利分析的服务。并且本发明是有关于一种像素阵列，其包括多条第一、第二信号线、主动元件、像素电极以及多条选择线。第二信号线与第一信号线交错以驱动主动元件，而像素电极连接至主动元件。选择线电性绝缘于第二信号线，且与第一信号线交错，其中相邻两条第二信号线之间设置有至少一条选择线。第一信号线与选择线的数量比为a1/a2，其中a1小于或等于a2，且a1与a2互为质数时，选择线被分成多组，各组具有a1条选择线与第一信号线电性连接，以及(a2‑a1)条选择线未与第一信号线电性连接。本发明提供的技术方案可改善灰阶差异的明显度。，下面是像素阵列专利的具体信息内容。

权利要求

1.一种像素阵列，其特征在于包括：

多条第一信号线；

多条第二信号线，电性绝缘于上述第一信号线，且与上述第一信号线交错，以定义出多个像素区；

多个主动元件，位于上述像素区内，且各该主动元件与对应的该第一信号线及该第二信号线电性连接；

多个像素电极，对应上述像素区设置，且与上述主动元件电性连接；以及多条选择线，电性绝缘于上述第二信号线，且与上述第一信号线交错，相邻两条第二信号线之间设置有至少一条选择线，其中上述第一信号线与上述选择线的数量比为a1/a2，其中a1小于或等于a2，且a1与a2互为质数时，上述选择线被分成多组，各组具有a1条选择线与上述第一信号线电性连接，以及(a2-a1)条选择线未与上述第一信号线电性连接，其中每一组包括多条与上述第一信号线电性连接的第一选择线以及至少一条未与上述第一信号线电性连接的第二选择线，且至少一条第二选择线的数量为多条，每一组的上述第一选择线以及上述至少一条第二选择线的排列顺序相同。

2.根据权利要求1所述的像素阵列，其特征在于：其中在每一组中，上述至少一条第二选择线位于上述第一选择线的一侧。

3.根据权利要求1所述的像素阵列，其特征在于：其中在每一组中，上述至少一条第二选择线位于上述第一选择线之间。

4.根据权利要求1所述的像素阵列，其特征在于：其中至少部分上述第二选择线分散设置在上述第一选择线之间。

5.根据权利要求1所述的像素阵列，其特征在于：其中当上述第一信号线的数量小于或等于上述第二信号线的数量时，上述选择线的数量等于上述第二信号线的数量，且上述第二信号线以及上述选择线沿各该第一信号线的延伸方向交替排列。

6.根据权利要求1所述的像素阵列，其特征在于：其中当上述第一信号线的数量大于上述第二信号线的数量时，上述选择线的数量为两倍的上述第二信号线的数量。

7.根据权利要求6所述的像素阵列，其特征在于：其中上述选择线位于各该像素区的相对两侧，且相邻两条第二信号线之间设置有两条选择线。

8.根据权利要求7所述的像素阵列，其特征在于：其中位于相邻两条第二信号线之间的两条选择线更位于相邻两像素电极之间。

9.根据权利要求1所述的像素阵列，其特征在于：其中上述选择线与上述像素电极互不重叠。

10.根据权利要求1所述的像素阵列，其特征在于：其中上述选择线与上述第二信号线位于同一层且与上述第一信号线位于不同层。

11.根据权利要求1所述的像素阵列，其特征在于更包括：

多个接垫，位于上述像素区的一侧；以及

接地电极，位于上述像素区的至少一侧，且与上述第一信号线电性连接的上述选择线分别连接于该接地电极与其中一个接垫之间，而未与上述第一信号线电性连接的上述选择线分别与该接地电极连接。

12.根据权利要求11所述的像素阵列，其特征在于更包括：

多个第一共用电极，电性绝缘于上述像素电极，且对应上述像素电极设置；

多条共用电极连接线，将上述第一共用电极沿一个方向串接；以及

至少一个第二共用电极，位于上述像素区的至少一侧，且上述第一共用电极通过上述共用电极连接线而电性连接于该第二共用电极，并且未与上述第一信号线电性连接的上述选择线分别连接于该第二共用电极与该接地电极之间。

说明书全文

像素阵列

技术领域

[0001] 本发明是有关于一种像素阵列，且特别是有关于一种适用于窄边框设计的像素阵列。

背景技术

[0002] 近年来，随着科技产业日益发达，电子装置例如移动电话(mobile phone)、平板计算机(tablet computer)或电子书(eBook)已广泛地应用于日常生活中。当这些电子装置越来越普及，并朝向便利与多功能的设计方向发展时，消费者在选购这些电子装置的时候，具有窄边框(slim border)的显示装置已逐渐成为软硬件功能之外，一个重要的选购因素。

[0003] 一般来说，为了因应荧幕外型设计朝向轻量化以及显示区最大化的发展，通常会借由缩小荧幕周围用以遮蔽连接线路的非显示区，来加大荧幕的显示区，使显示装置符合窄边框的设计需求。如图1所示，近年来发展出一种窄化边框的方法，其在扫描线30及数据线40之外设置选择线10，其中选择线10通过桥接点X与对应的扫描线30电性连接，如此一来，芯片20可通过这些选择线10将扫描信号传递至对应的扫描线30。由于这种布线设计可使扫描线30与数据线40由显示区的同一边拉线至芯片20，因此可窄化水平方向上的非显示区的宽度W，从而符合窄边框的设计需求。然而，随着解析度的提升，选择线10的信号耦合效应越趋明显。在选择线10传递信号时，位于选择线10旁的这些像素的电压容易受其影响而浮动，造成桥接点X相对密集的区域A1与相对稀疏的区域A2之间产生灰阶差异，而影响显示品质。

[0004] 有鉴于上述现有的像素阵列存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新型的像素阵列，能够改进一般现有的像素阵列，使其更具有实用性。经过不断的研究、设计，并经过反复试作样品及改进后，终于创设出确具实用价值的本发明。

发明内容

[0005] 本发明的目的在于，提供一种像素阵列，所要解决的技术问题是其可改善灰阶差异的明显度。

[0006] 本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种像素阵列，其包括多条第一信号线、多条第二信号线、多个主动元件、多个像素电极以及多条选择线。第二信号线电性绝缘于第一信号线，且与第一信号线交错，以定义出多个像素区。主动元件位于像素区内，且各主动元件与对应的第一信号线及第二信号线电性连接。像素电极对应像素区设置，且与主动元件电性连接。选择线电性绝缘于第二信号线，且与第一信号线交错，其中相邻两条第二信号线之间设置有至少一条选择线。第一信号线与选择线的数量比为a1/a2，其中a1小于或等于a2，且a1与a2互为质数时，选择线被分成多组，各组具有a1条选择线与第一信号线电性连接，以及(a2-a1)条选择线未与第一信号线电性连接。

[0007] 本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

[0008] 在本发明的一个实施例中，上述的每一组包括多条与第一信号线电性连接的第一选择线以及至少一条未与第一信号线电性连接的第二选择线。

[0009] 在本发明的一个实施例中，上述的每一组的第一选择线以及至少一条第二选择线的排列顺序相同。

[0010] 在本发明的一个实施例中，上述的每一组中，至少一条第二选择线位于第一选择线的一侧。

[0011] 在本发明的一个实施例中，上述的每一组中，至少一条第二选择线位于第一选择线之间。

[0012] 在本发明的一个实施例中，上述的至少一条第二选择线的数量为多条，且至少部分第二选择线分散设置在第一选择线之间。

[0013] 在本发明的一个实施例中，当第一信号线的数量小于或等于第二信号线的数量时，选择线的数量等于第二信号线的数量，且第二信号线以及选择线沿各第一信号线的延伸方向交替排列。

[0014] 在本发明的一个实施例中，当第一信号线的数量大于第二信号线的数量时，选择线的数量为两倍的第二信号线的数量。

[0015] 在本发明的一个实施例中，上述的选择线位于各像素区的相对两侧，且相邻两条第二信号线之间设置有两条选择线。

[0016] 在本发明的一个实施例中，上述位于相邻两条第二信号线之间的两条选择线更位于相邻两像素电极之间。

[0017] 在本发明的一个实施例中，上述的选择线与像素电极互不重叠。

[0018] 在本发明的一个实施例中，上述的选择线与第二信号线位于同一层且与第一信号线位于不同层。

[0019] 在本发明的一个实施例中，上述的像素阵列更包括多个接垫以及接地电极。接垫位于像素区的一侧。接地电极位于像素区的至少一侧，且与第一信号线电性连接的选择线分别连接于接地电极与其中一个接垫之间，而未与第一信号线电性连接的选择线分别与接地电极连接。

[0020] 在本发明的一个实施例中，上述的像素阵列更包括多个第一共用电极、多条共用电极连接线以及至少一个第二共用电极。第一共用电极电性绝缘于像素电极，且对应像素电极设置。共用电极连接线将第一共用电极沿一个方向串接。第二共用电极位于像素区的至少一侧，且第一共用电极通过共用电极连接线而电性连接于第二共用电极，并且未与第一信号线电性连接的选择线分别连接于第二共用电极与接地电极之间。

[0021] 借由上述技术方案，本发明至少具有下列优点：基于上述，本发明的像素阵列使与第一信号线电性连接的第一选择线以及未与第一信号线电性连接的第二选择线分散地设置在像素阵列中，以降低区域间灰阶差异的明显度，使应用本发明的像素阵列的显示装置的显示品质得以提升。

[0022] 为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

[0023] 图1是现有习知的一种显示装置的仰视示意图。

[0024] 图2A是依照本发明的第一实施例的一种像素阵列的仰视示意图。

[0025] 图2B是图2A中区域A的放大示意图。

[0026] 图2C及图2D分别是图2B中剖线A-A及B-B的剖面示意图。

[0027] 图3A是依照本发明的第二实施例的一种像素阵列的仰视示意图。

[0028] 图3B是图3A中区域B的放大示意图。

[0029] 图4A至图4C是依照本发明的第三实施例的一种像素阵列的制作流程的局部仰视示意图。

[0030] 【主要元件符号说明】

[0031] 10、150：选择线 20：芯片

[0032] 30：扫描线 40：数据线

[0033] 100、200、300：像素阵列 110：第一信号线

[0034] 120：第二信号线 130、130a、130b：主动元件

[0035] 140：像素电极 152：第一选择线

[0036] 154：第二选择线 310：接垫

[0037] 320：接地电极 330：第一共用电极

[0038] 340：共用电极连接线 350：第二共用电极

[0039] A、A1、A2、B：区域 CH、CH1、CH2：通道层

[0040] D1：第一方向 D2：第二方向

[0041] DE、DE1、DE2：漏极 G1、G2、G3、G4、G5、G6：组[0042] GE、GE1、GE2：栅极 GI：栅绝缘层

[0043] OG：绝缘层 P：像素区

[0044] R：反射电极 S：基板

[0045] SE、SE1、SE2：源极 W：宽度

[0046] W1、W2：开口 X：桥接点

[0047] A-A、B-B：剖线

具体实施方式

[0048] 为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的像素阵列其具体实施方式、结构、特征及其功效，详细说明如后。

[0049] 图2A是依照本发明的第一实施例的一种像素阵列的仰视示意图。图2B是图2A中区域A的放大示意图。图2C及图2D分别是图2B中剖线A-A及B-B的剖面示意图。请参阅图2A至图2D，本实施例的像素阵列100包括多条第一信号线110、多条第二信号线120、多个主动元件
130、多个像素电极140以及多条选择线150。

[0050] 第二信号线120电性绝缘于第一信号线110，且与第一信号线110交错，以定义出多个像素区P。详言之，本实施例的第一信号线110沿第一方向D1排列且分别沿第二方向D2延伸。另一方面，第二信号线120沿第二方向D2排列且分别沿第一方向D1延伸。第一方向D1与第二方向D2相交，且第一方向D1例如垂直于第二方向D2，但本发明不限于此。

[0051] 主动元件130位于像素区P内，且各主动元件130与对应的第一信号线110及第二信号线120电性连接。在本实施例中，各像素区P内设置有一个主动元件130，但本发明不限于此。在另一个实施例中，各像素区P内也可设置有多个主动元件130。

[0052] 主动元件130例如设置在基板S上，且主动元件130包括栅极GE、栅绝缘层GI、通道层CH、源极SE以及漏极DE。在本实施例中，栅极GE以及第一信号线110设置在基板S上，且第一信号线110与栅极GE电性连接。栅绝缘层GI覆盖在栅极GE以及第一信号线110上，且栅绝缘层GI具有多个开口W1。开口W1曝露出第一信号线110的部分区域。通道层CH设置在栅绝缘层GI上，且位于栅极GE的上方。源极SE以及漏极DE设置在通道层CH上，且两者分别位于通道层CH的相对两侧。源极SE与第二信号线120电性连接。

[0053] 本实施例虽以底栅极薄膜晶体管说明主动元件130的实施型态，但本发明并不限于此。在另一个实施例中，主动元件130可依据不同的设计需求而改变其种类或叠层架构。此外，本发明亦不用以限定第一信号线110以及第二信号线120各别传递的信号种类。在本实施例中，第一信号线110与栅极GE电性连接，且第二信号线120与源极SE电性连接，因此，第一信号线110用以传递扫描信号，且第二信号线120用以传递数据信号。在另一个实施例中，当第二信号线120与栅极GE电性连接，且第一信号线110与源极SE电性连接时，第二信号线120用以传递数据信号，且第一信号线110用以传递扫描信号。

[0054] 另外，本实施例的像素阵列100还可进一步包括绝缘层OG，以保护上述元件，其中绝缘层OG覆盖在主动元件130、选择线150及栅绝缘层GI上。此外，绝缘层OG包括多个开口W2，且开口W2曝露出漏极DE的部分区域。像素电极140对应像素区P设置，且与主动元件130电性连接。详言之，像素电极140例如是通过开口W2与漏极DE接触。在本实施例中，像素电极140进一步覆盖第一信号线110以及第二信号线120的部分区域，且选择线150与像素电极
140互不重叠，但本发明不限于上述。

[0055] 选择线150电性绝缘于第二信号线120，且与第一信号线110交错，其中各选择线150通过栅绝缘层GI的其中开口W1与对应的第一信号线110接触，以将来自芯片端的信号传递至对应的第一信号线110。详言之，各选择线150邻近其中第二信号线120的一侧设置，且选择线150例如沿第二方向D2排列并分别沿第一方向D1延伸。通过选择线150的设置，像素阵列100的第一信号线110以及第二信号线120可由显示区的同一边拉线至芯片端而与芯片相接(未绘示)，从而有助于窄化非显示区的宽度，使应用本实施例的像素阵列100的显示装置符合窄边框的设计需求。

[0056] 在本实施例中，选择线150与第二信号线120位于同一层，且选择线150与第一信号线110位于不同层。详言之，栅极GE以及第一信号线110可由第一金属层图案化而成，且第二信号线120、选择线150、源极SE以及漏极DE可由第二金属层图案化而成，但本发明不限于此。在另一个实施例中，第一信号线110、源极SE以及漏极DE可由第一金属层图案化而成，且栅极GE、第二信号线120以及选择线150可由第二金属层图案化而成。此时，第一信号线110与源极SE电性连接而用以传递数据信号，且第二信号线120与栅极GE电性连接而用以传递扫描信号时，选择线150与第一信号线110电性连接而用以传递数据信号。需说明的是，上述第一、第二金属层仅是用以区别不同道制造过程所形成的膜层，而非用以限定两者形成的先后顺序。在实际制造过程中，第一金属层可制作于第二金属层之前或之后。

[0057] 在本发明的架构下，选择线150的数量及其设置形态会依据第一信号线110与第二信号线120之间的数量关系而有所不同。然而，相邻两条第二信号线120之间设置有至少一条选择线150。举例而言，如图2A所示，当第一信号线110的数量小于或等于第二信号线120的数量时，选择线150的数量等于第二信号线120的数量，且第二信号线120以及选择线150沿各第一信号线110的延伸方向(即第二方向D2)交替排列。

[0058] 由于各第一信号线110仅需与一条选择线150电性连接，因此，在选择线150的数量大于第一信号线110的数量下，部分的选择线150会与第一信号线110连接(参见桥接点X所在处)，且部分的选择线150不与第一信号线110连接。为便于描述，以下将与第一信号线110电性连接的选择线150称作第一选择线152，而未与第一信号线110电性连接的选择线150称作第二选择线154。

[0059] 为改善现有习知的桥接点X相对密集的区域以及相对稀疏的区域之间产生灰阶差异的现象，本实施例依据第一信号线110以及选择线150的最大公因数，对选择线150进行分组。并且，依据第一信号线110以及选择线150的数量比去调变各组中的第一选择线152以及第二选择线154的数量。通过使第二选择线154分散地设置在各组中，以改善第二选择线154集中设置而造成明显的灰阶差异的现象。

[0060] 详言之，第一信号线110的数量以及选择线150的数量的最大公因数为N，N为大于1的正整数。第一信号线110与选择线150的数量比为a1/a2，其中a1小于或等于a2，且a1与a2互为质数时，选择线150被分成N组，各组具有a2条选择线150，且各组的a2条选择线150中有a1条选择线150与第一信号线110电性连接，且各组的a2条选择线150中其余的选择线150未与第一信号线110电性连接。换言之，各组中有a1条第一选择线152以及(a2-a1)条第二选择线154。当a1＝a2时，全部的选择线150皆会与第一信号线110电性连接。在这样的架构下，则选择线150皆为第一选择线152。另一方面，当a1>a2时，各组的选择线150会包括多条第一选择线152以及至少一条第二选择线154。

[0061] 如图2A所示，第一信号线110(见横向粗线)的数量为12，第二信号线120(见纵向粗线)的数量为18。由于第一信号线110的数量小于第二信号线120的数量，因此选择线150(见纵向细线)的数量设计成等于第二信号线120的数量，即选择线150的数量为18。由于第一信号线110的数量与选择线150的数量的最大公因数(N)为6，因此选择线150被分成6组G1、G2、G3、G4、G5、G6。此外，第一信号线110与选择线150的数量比为2:3，因此每一组G1、G2、G3、G4、G5、G6包括2条与第一信号线110电性连接的第一选择线152以及1条未与第一信号线110电性连接的第二选择线154。

[0062] 在本实施例中，每一组G1、G2、G3、G4、G5、G6的第一选择线152以及至少一条第二选择线154的排列顺序相同。详言之，在每一组G1、G2、G3、G4、G5、G6中，第二选择线154位于第一选择线152的一侧，但本发明不限于此。在另一个实施例中，第二选择线154也可位于第一选择线152之间。在其他实施例中，每一组G1、G2、G3、G4、G5、G6的第一选择线152以及至少一条第二选择线154的排列顺序可不相同，只要每一组G1、G2、G3、G4、G5、G6间的第二选择线154不要集中排列而产生明显的灰阶差异即落入本案所要保护的范围内。

[0063] 特别是，当a2与a1的差异甚大(例如a2-a1≧5)且各组中的第二选择线154的数量为多条时，可使各组中的至少部分第二选择线154分散设置在第一选择线152之间，以进一步降低各组中灰阶差异的明显度。举例而言，当a1/a2＝9/16时，可将每组中第一选择线152分成多个小组，且使各组中的第二选择线154分散设置在各个小组之间及/或所有小组的其中至少一侧，例如是将每组中的9条第一选择线152分成3个小组，且使每个小组(任三条第一选择线152)之间及/或所有小组的其中至少一侧设置1至3条第二选择线154，以分散设置第二选择线154。如此，可降低区域间灰阶差异的明显度，使应用像素阵列100的显示装置的显示品质得以提升。

[0064] 图3A是依照本发明的第二实施例的一种像素阵列的仰视示意图。图3B是图3A中区域B的放大示意图。请参阅图3A及图3B，本实施例的像素阵列200大致相同于图2A至图2D的像素阵列100，且相同的元件以相同的标号表示，在此便不再赘述。

[0065] 主要的差异在于，图2A至图2D的实施例是说明第一信号线110的数量小于或等于第二信号线120的数量时，选择线150的数量及设置型态，而本实施例是说明第一信号线110的数量大于第二信号线120的数量时，选择线150的数量及设置型态。

[0066] 详言之，当第一信号线110的数量大于第二信号线120的数量时，选择线150的数量设计成两倍的第二信号线120的数量。在本实施例中，选择线150位于各像素区P的相对两侧，且相邻两条第二信号线120之间设置有两条选择线150。并且，位于相邻两条第二信号线120之间的两条选择线150更位于相邻两像素电极140之间。

[0067] 如图3A所示，第一信号线110的数量为18，第二信号线120的数量为12。由于第一信号线110的数量大于第二信号线120的数量，因此选择线150的数量为两倍的第二信号线120的数量。换言之，选择线150的数量为24。此外，由于第一信号线110的数量与选择线150的数量的最大公因数(N)为6，且第一信号线110与选择线150的数量比为3/4，因此，选择线150被分成6组G1、G2、G3、G4、G5、G6，且每组中有3条与第一信号线110电性连接的第一选择线152以及1条未与第一信号线110电性连接的第二选择线154。

[0068] 须说明的是，图2A及图3A的实施例虽皆是将选择线150分成6组G1、G2、G3、G4、G5、G6，且各组中仅有1条第二选择线154，但本发明不限于上述。实际的分组数量及各组中第二选择线154的数量会因电子装置的解析度不同而有所不同。举例而言，当像素阵列应用于720*480解析度(即第一信号线110的数量为720，而第二信号线120的数量为480)的电子装置时，选择线150的数量为960，第一信号线110与选择线150的数量比a1/a2为3/4，且最大公因数(N)为240，因此，选择线150被分成240组。

[0069] 图4A至图4C是依照本发明的第三实施例的一种像素阵列的制作流程的局部仰视示意图。请先参阅图4A至图4C，本实施例的像素阵列300大致相同于图3A及图3B的像素阵列200，且相同的元件以相同的标号表示，在此便不再赘述。

[0070] 主要的差异在于，本实施例的各像素区P内设置有多个主动元件(包括主动元件130a、130b)，且各像素区P内的主动元件130a、130b共用一条第一信号线110以及一条第二信号线120。详言之，如图4B所示，主动元件130a的源极SE1与第二信号线120相连，且主动元件130a的漏极DE1与主动元件130b的源极SE2相连。

[0071] 此外，本实施例的像素阵列300更包括多个接垫310以及接地电极320。接垫310位于像素区P的一侧。接地电极320位于像素区P的至少一侧，其例如作为静电放电的防护设计。在本实施例中，接地电极320例如环设在所有像素区P的四周(途中省略绘示其中两侧)，且与第一信号线110电性连接的选择线150(即第一选择线152)分别连接于接地电极320与其中一个接垫310之间，而未与第一信号线110电性连接的选择线150(即第二选择线154)分别与接地电极320连接。

[0072] 另外，像素阵列300可进一步包括多个第一共用电极330、多条共用电极连接线340以及至少一个第二共用电极350。第一共用电极330电性绝缘于像素电极140，且对应像素电极140设置，以构成储存电容。共用电极连接线340将第一共用电极330沿一个方向串接。在本实施例中，所述方向即第一方向D1，但本发明不限于此。第二共用电极350位于像素区P的至少一侧，且第一共用电极330通过共用电极连接线340而电性连接于第二共用电极350。并且，未与第一信号线110电性连接的选择线150(即第二选择线154)分别连接于第二共用电极350与接地电极320之间。

[0073] 当像素阵列300应用于反射式显示装置时，像素阵列300还可包括反射电极R。如图4A所示，反射电极R、第一信号线110、主动元件130a、130b的栅极GE1、GE2、接垫310、接地电极320以及第二共用电极350可由第一金属层图案化而成。如图4B所示，在形成栅绝缘层GI(绘示于图2C)以及通道层CH1、CH2之后，主动元件130a、130b的源极SE1、SE2以及漏极DE1、DE2、第二信号线120、选择线150、第一共用电极330、共用电极连接线340可由第二金属层图案化而成，其中第二信号线120通过栅绝缘层GI的开口W1分别与接地电极320以及接垫310电性连接，第一选择线152通过开口W1分别与第一信号线110、接地电极320以及接垫310电性连接，第二选择线154通过开口W1分别与接地电极320以及第二共用电极350电性连接，共用电极连接线340通过开口W1与第二共用电极350电性连接。由于本实施例的第一共用电极
330以及共用电极连接线340是与第二信号线120设置在同一层，因此共用电极连接线340将相邻的第一共用电极330沿各第二信号线120的延伸方向(即第一方向D1)串接。在另一个实施例中，当第一共用电极330以及共用电极连接线340是与第一信号线110设置在同一层时，共用电极连接线340则例如是将相邻的第一共用电极330沿各第一信号线110的延伸方向(即第二方向D2)串接。如图4C所示，在形成绝缘层OG(绘示于图2C)之后，像素电极140通过绝缘层OG的开口W2与漏极DE2(标示于图4B)电性连接。

[0074] 图4A至图4C是在选择线150的数量为两倍的第二信号线120的数量的架构下进一步设置其他元件，如接垫310、接地电极320、第一共用电极330、共用电极连接线340、第二共用电极350以及反射电极R，但本发明不限于此。在选择线150的数量等于第二信号线120的数量的架构下(如图2A及图2B所示)，像素阵列亦可增设上述元件。

[0075] 综上所述，本发明的像素阵列使与第一信号线电性连接的第一选择线以及未与第一信号线电性连接的第二选择线分散地设置在像素阵列中，以降低区域间灰阶差异的明显度，使显示品质得以提升。

[0076] 以上所述，仅是本发明的较佳实施例而已，并非对本发明做任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容做出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

标题	发布/更新时间	阅读量
像素-专利编号CN110364554A	2020-05-12	849
像素-专利编号CN106486060A	2020-05-11	693
像素结构-专利编号CN109686299B	2020-05-13	213
像素结构-专利编号CN111090198A	2020-05-13	75
像素阵列-专利编号CN111009185A	2020-05-13	400
像素-专利编号CN104834141A	2020-05-11	547
像素-专利编号CN101183196B	2020-05-11	648
像素-专利编号CN104834141B	2020-05-12	549
像素-专利编号CN107038999A	2020-05-12	507
像素-专利编号CN108231001A	2020-05-11	557

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