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像素电路

阅读：1058发布：2020-05-22

IPRDB可以提供像素电路专利检索，专利查询，专利分析的服务。并且本发明提供了一种像素电路，其包括一第一晶体管、一第二晶体管、一第三晶体管、一第四晶体管、一第五晶体管、一第六晶体管、一第一电容以及一有机发光二极管，每一晶体管具有一第一端、一第二端以及一控制端。其中第四晶体管的控制端与第一电容以及第三晶体管的第二端电性耦接，当像素电路操作于一显示期间时，第三晶体管的第一端的电压准位高于第四晶体管的控制端的电压准位，有效减少像素电路的漏电路径。，下面是像素电路专利的具体信息内容。

权利要求

1.一种像素电路，其特征在于，包括：

一第一晶体管，其具有一第一端、一第二端以及一控制端，所述第一晶体管的所述第一端与一参考电压电性耦接，所述第一晶体管的所述控制端接收一第一控制信号；

一第二晶体管，其具有一第一端、一第二端以及一控制端，所述第二晶体管的所述第一端与一显示数据电性耦接，所述第二晶体管的所述控制端接收一第二控制信号，所述第二晶体管的所述第二端与所述第一晶体管的所述第二端电性耦接；

一第一电容，其具有一第一端以及一第二端，所述第一电容的所述第一端与所述第一晶体管的所述第二端以及所述第二晶体管的所述第二端电性耦接；

一第三晶体管，其具有一第一端、一第二端以及一控制端，所述第三晶体管的所述第一端与所述第二控制信号电性耦接，所述第三晶体管的所述控制端接收一第三控制信号，所述第三晶体管的所述第二端与所述第一电容的所述第二端电性耦接；

一第四晶体管，其具有一第一端、一第二端以及一控制端，所述第四晶体管的所述第一端与一外部高电压电性耦接，所述第四晶体管的所述控制端与所述第一电容的所述第二端电性耦接；

一第五晶体管，其具有一第一端、一第二端以及一控制端，所述第五晶体管的所述第一端与所述第四晶体管的所述第二端电性耦接，所述第五晶体管的所述控制端接收所述第二控制信号，所述第五晶体管的所述第二端与所述第一电容的所述第二端电性耦接；

一第六晶体管，其具有一第一端、一第二端以及一控制端，所述第六晶体管的所述第一端与所述第四晶体管的所述第二端电性耦接，所述第六晶体管的所述控制端接收所述第一控制信号；以及一有机发光二极管，其具有一第一端以及一第二端，所述有机发光二极管的所述第一端与所述第六晶体管的所述第二端电性耦接，所述有机发光二极管的所述第二端与一外部低电压电性耦接；

一第二电容，其具有一第一端以及一第二端并电性耦接于所述第二控制信号与所述第三晶体管的所述第一端之间，所述第二电容的所述第一端与所述第二控制信号电性耦接，所述第二电容的所述第二端与所述第三晶体管的所述第一端电性耦接；

所述第二控制信号具有至少一上升缘以及至少一下降缘，所述第三控制信号具有至少一上升缘以及至少一下降缘，所述第三控制信号的所述上升缘早于所述第二控制信号的所述上升缘，所述第二控制信号的所述下降缘早于所述第三控制信号的所述上升缘。

2.根据权利要求1所述的像素电路，其特征在于，所述第一控制信号具有至少一上升缘以及至少一下降缘，所述第三控制信号的所述下降缘早于所述第二控制信号的所述下降缘，所述第二控制信号的所述下降缘早于所述第一控制信号的所述下降缘，所述第一控制信号的所述上升缘早于所述第三控制信号的所述上升缘，所述第一控制信号的所述上升缘早于所述第三控制信号的所述下降缘。

3.根据权利要求2所述的像素电路，其特征在于，所述第一控制信号具有多次的一高电压准位以及多次的一低电压准位，所述第二控制信号具有多次的一高电压准位以及多次的一低电压准位，所述第三控制信号具有多次的一高电压准位以及多次的低电压准位，所述第一控制信号的所述高电压准位、所述第二控制信号的所述高电压准位以及所述第三控制信号的所述高电压准位高于所述外部高电压的电压准位，所述外部高电压的电压准位高于所述参考电压的电压准位，所述参考电压的电压准位高于所述外部低电压的电压准位，所述外部低电压的电压准位高于所述第一控制信号的所述低电压准位、所述第二控制信号的所述低电压准位以及所述第三控制信号的所述低电压准位。

4.根据权利要求3所述的像素电路，其特征在于，所述像素电路操作于一第一初始期间时，所述第一控制信号为所述高电压准位，所述第二控制信号为所述高电压准位，所述第三控制信号为所述低电压准位，所述第一晶体管、所述第二晶体管、所述第五晶体管以及所述第六晶体管为关闭，所述像素电路操作于一第二初始期间时，所述第一控制信号为所述高电压准位，所述第二控制信号由所述高电压准位变换为所述低电压准位，所述第三控制信号为所述低电压准位，所述第一晶体管与所述第六晶体管为关闭，所述像素电路操作于一补偿期间时，所述第一控制信号为所述高电压准位，所述第二控制信号为所述低电压准位，所述第三控制信号为所述高电压准位，所述第一晶体管、所述第三晶体管、所述第六晶体管为关闭，所述像素电路操作于一显示期间时，所述第一控制信号为低电压准位，所述第二控制信号为高电压准位，所述第三控制信号为高电压准位，所述第二晶体管、所述第三晶体管以及所述第五晶体管为关闭。

说明书全文

像素电路

技术领域

[0001] 本发明是有关于一种像素电路，尤其是有关于一种可降低漏电流的像素电路。

背景技术

[0002] 有机发光二极管(Organic Light Emitting Diode,OLED)显示装置较液晶显示装置具有可自发光、广视角、高对比、反应速度快等优点，适合应用于对功率消耗敏感的可携式电子装置中。在有机发光二极管显示装置中，有机发光二极管是根据流经有机发光二极管的驱动电流来显示对应的显示数据，而驱动电流是由像素单元中的驱动晶体管依照所接收到的数据电压而产生。因此驱动晶体管的各端点的电压准位变化会直接影响到显示画面。然现有的有机发光二极管显示装置的像素单元由于具有较多的漏电路径，因此容易造成驱动晶体管所耦接的电压准位变动，导致像素单元无法正常显示显示数据，因而造成画面的闪烁。此外，在低更新率(low frame rate)的显示应用上，传统的像素电路会使得画面闪烁的现象更加明显。

发明内容

[0003] 为了解决上述现有像素单元具有较多的漏电路径的缺陷，本发明提出一种像素电路，根据本发明的一实施例，其包括一第一晶体管，第一晶体管具有一第一端、一第二端以及一控制端，第一晶体管的第一端与一参考电压电性耦接，第一晶体管的控制端接收一第一控制信号；一第二晶体管，第二晶体管具有一第一端、一第二端以及一控制端，第二晶体管的第一端与一显示数据电性耦接，第二晶体管的控制端接收一第二控制信号，第二晶体管的第二端与第一晶体管的第二端电性耦接；一第一电容，第一电容具有一第一端以及一第二端，第一电容的第一端与第一晶体管的第二端以及第二晶体管的第二端电性耦接；一第三晶体管，第三晶体管其具有一第一端、一第二端以及一控制端，第三晶体管的第一端与第二控制信号电性耦接，第三晶体管的控制端接收一第三控制信号，第三晶体管的第二端与第一电容的第二端电性耦接；一第四晶体管，第四晶体管其具有一第一端、一第二端以及一控制端，第四晶体管的第一端与一外部高电压电性耦接，第四晶体管的控制端与第一电容的第二端电性耦接；第五晶体管，第五晶体管其具有一第一端、一第二端以及一控制端，第五晶体管的第一端与第四晶体管的第二端电性耦接，第五晶体管的控制端接收第二控制信号，第五晶体管的第二端与第一电容的第二端电性耦接；一第六晶体管，第六晶体管其具有一第一端、一第二端以及一控制端，第六晶体管的第一端与第四晶体管的第二端电性耦接，第六晶体管的控制端接收第一控制信号；一有机发光二极管，有机发光二极管具有一第一端以及一第二端，有机发光二极管的第一端与第六晶体管的第二端电性耦接，有机发光二极管的第二端与一外部低电压电性耦接。

[0004] 在本实施例中，像素电路操作于一第一初始期间时，第一控制信号为高电压准位，第二控制信号为高电压准位，第三控制信号为低电压准位，第一晶体管、第二晶体管、第五晶体管以及第六晶体管为关闭；像素电路操作于一第二初始期间时，第一控制信号为高电压准位，第二控制信号由高电压准位变换为低电压准位，第三控制信号为低电压准位，第一晶体管与第六晶体管为关闭；像素电路操作于一补偿期间时，第一控制信号为高电压准位，第二控制信号为低电压准位，第三控制信号为高电压准位，第一晶体管、第三晶体管、第六晶体管为关闭；像素电路操作于一显示期间时，第一控制信号为低电压准位，第二控制信号为高电压准位，第三控制信号为高电压准位，第二晶体管、第三晶体管以及第五晶体管为关闭。

[0005] 在本发明的其他实施例中，像素电路实施例更可包括一第二电容，其具有一第一端以及一第二端并电性耦接于第二控制信号与第三晶体管的第一端之间，第二电容的第一端与第二控制信号电性耦接，第二电容的第二端与第三晶体管的第一端电性耦接。

[0006] 综上所述，由于本发明的像素电路实施例的第四晶体管控制端与第一电容以及第三晶体管电性耦接，在显示期间时，基于电容特性以及第三晶体管的第一端为高于第四晶体管控制端电压准位的高电压准位，因此第四晶体管控制端的漏电流只会往有机发光二极管流动，故本发明的像素电路实施例能有效降低漏电流的路径，使第四晶体管控制端的电压准位不因漏电流大幅变动，因此第四晶体管的驱动电流可正常驱动有机发光二极管以正常显示。此外，第四晶体管的驱动电流更与外部高电压以及第四晶体管的截止电压无关，驱动电流因此不会受到外部高电压在传输途中的电压衰退或第四晶体管的电性改变所影响，而导致显示错误的情况发生。

[0007] 为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例并配合所附图式做详细说明如下。

附图说明

[0008] 图1为本发明的像素电路的实施例一的示意图。

[0009] 图2为本发明的像素电路的实施例一的信号时序示意图。

[0010] 图3为本发明的像素电路的实施例二的示意图。

[0011] 附图标号说明

[0012] 10、30 像素电路

[0013] T1、T2、T3、T4、T5、T6 晶体管

[0014] S1、S2、Em 控制信号

[0015] Cst、CP 电容

[0016] OLED 有机发光二极管

[0017] OVDD 外部高电压

[0018] OVSS 外部低电压

[0019] Vth 截止电压

[0020] VH 高电压准位

[0021] VL 低电压准位

[0022] IDS 驱动电流

[0023] Vdata 显示数据

[0024] Vref 参考电压

[0025] VS 晶体管T4第一端的电压准位

[0026] VG 晶体管T4控制端的电压准位

[0027] Frame1、Frame2 显示画面

具体实施方式

[0028] 图1为根据本发明一第一实施例的像素电路示意图。请参阅图1，像素电路10包括一晶体管T1、一晶体管T2、一晶体管T3、一晶体管T4、一晶体管T5一晶体管T6、电容Cst、电容Cp、以及一有机发光二极管OLED，上述的晶体管T1～T6可为P型晶体管，但不以此为限。晶体管T1具有一第一端、一第二端以及一控制端，晶体管T1的第一端与一参考电压Vref电性耦接，晶体管T1的控制端接收一控制信号Em，晶体管T1的第二端则与晶体管T2电性耦接。晶体管T2具有一第一端、一第二端以及一控制端，晶体管T2的第一端与一显示数据Vdata电性耦接，晶体管T2的控制端接收一控制信号S2，晶体管T2的第二端则与晶体管T1的第二端电性耦接。电容Cst具有一第一端以及一第二端，电容Cst的第一端与晶体管T1的第二端以及晶体管T2的第二端电性耦接。晶体管T4具有一第一端、一第二端以及一控制端，晶体管T4的第一端与一外部高电压OVDD电性耦接，晶体管T4的控制端与电容Cst的第二端电性耦接，晶体管T4的第二端与晶体管T5以及晶体管T6电性耦接。晶体管T5具有一第一端、一第二端以及一控制端，晶体管T5的第一端与晶体管T4的第二端电性耦接，晶体管T5的控制端用以接收上述的控制信号S2，晶体管T5的第二端与电容Cst的第二端电性耦接。晶体管T3具有一第一端、一第二端以及一控制端，晶体管T3的第一端与电容Cp电性耦接，晶体管T3的控制端接收一控制信号S1，晶体管T3的第二端与电容Cst的第二端电性耦接。电容Cp具有一第一端以及一第二端，电容Cp的第一端与控制信号S2以及晶体管T5的控制端电性耦接，电容Cp的第二端与晶体管T3的第一端电性耦接。晶体管T6具有一第一端、一第二端以及一控制端，晶体管T6的第一端与晶体管T4的第二端以及晶体管T5的第一端电性耦接，晶体管T6的控制端接收控制信号Em，晶体管T6的第二端与有机发光二极管OLED电性耦接。有机发光二极管OLED具有一第一端以及一第二端，有机发光二极管OLED的第一端与晶体管T6的第二端电性耦接，有机发光二极管OLED的第二端与一外部低电压OVSS电性耦接。

[0029] 图2为本发明第一实施例的像素电路的控制信号时序示意图。请参考图2，第一实施例的像素电路的控制信号包含控制信号Em、控制信号S1以及控制信号S2，上述的控制信号是用以根据信号时序使像素电路10显示不同显示画面frame的显示数据，图2中并以显示画面Frame1以及Frame2为例，但不以此为限。其中控制信号S1以及控制信号S2，举例而言，可分别为相邻两列的像素电路所使用的扫描信号，且控制信号S1为第N列像素电路的扫描信号，而控制信号S2为第N+1列像素电路的扫描信号，此外控制信号S1以及控制信号S2的扫描频率，举例而言，可为1Hz，即前述的低更新率，以下更以显示画面Frame1为例说明像素电路的控制信号。每一控制信号皆具有至少一上升缘以及至少一下降缘，控制信号S1的下降缘早于控制信号S2的下降缘，控制信号S1的上升缘早于控制信号S2的上升缘，控制信号Em的上升缘早于控制信号S1以及控制信号S2的下降缘，控制信号Em的下降缘晚于控制信号S1以及控制信号S2的上升缘。此外，每一控制信号皆具有高电压准位VH以及低电压准位VL，高电压准位VH并高于外部高电压OVDD的电压准位，外部高电压OVDD的电压准位高于参考电压Vref的电压准位，参考电压的电压准位Vref高于外部低电压OVSS的电压准位，外部低电压OVSS的电压准位高于低电压准位VL。

[0030] 接着将配合图1以及图2来说明本发明的像素电路实施例一的运作方法。首先，当像素电路10操作于一第一初始期间(对应于图2时段A)时，控制信号S1为低电压准位VL，控制信号S2为高电压准位VH，控制信号Em为高电压准位，因此此时只有晶体管T3开启，使晶体管T4的控制端的电压准位分压至电容Cp与电容Cst。接着，当像素电路10操作于一第二初始期间(对应于图2时段B)时，控制信号S1为低电压准位VL，控制信号S2由高电压准位VH转换为低电压准位VL，控制信号Em为高电压准位，此时由于晶体管T3仍开启，因此与晶体管T4的控制端电性耦接的晶体管T3的第二端，会因为控制信号S2由高电压准位VH转换为低电压准位VL而被下拉至更低的电压准位，因此晶体管T4会据以开启。当像素电路10操作于补偿期间(对应于图2时段C)时，控制信号S1为高电压准位VH，控制信号S2为低电压准位VL，控制信号Em为高电压准位，晶体管T2以及晶体管T5为开启，晶体管T1、晶体管T3以及晶体管T6为关闭。此时晶体管T2将显示数据Vdata传送至晶体管T2的第二端以及电容Cst的第一端，而晶体管T4因为其第一端的外部高电压OVDD而充至截止，因此晶体管T4的第二端的电压准位充至外部高电压OVDD减去晶体管T4的截止电压Vth4的电压准位，即OVDD-Vth4的电压准位，又由于晶体管T5为开启，因此OVDD-Vth4的电压准位会传送至晶体管T5的第二端，也就是晶体管T4的控制端。接着在时段D时，控制信号S1为高电压准位VH，控制信号S2为高电压准位VH，控制信号Em为高电压准位VH，晶体管T1、晶体管T2、晶体管T3、晶体管T5、晶体管T6为关闭，并准备进入显示期间。当像素电路10操作于显示期间(对应于图2时段E)时，控制信号S1为高电压准位VH，控制信号S2为高电压准位VH，控制信号Em为低电压准位VL，晶体管T2、晶体管T3、晶体管T5为关闭，晶体管T1以及晶体管T6此时为开启。由于晶体管T1为开启，因此晶体管T1将其第二端充至参考电压Vref的电压准位，而在前述的补偿期间时，由于晶体管T2已将晶体管T1的第二端的电压准位充至显示数据Vdata的电压准位，因此在显示期间时，此节点上会出现Vref-Vdata的电压差，并会根据电容的特性而使电容Cst的第二端也出现Vref-Vdata的电压差，因此导致晶体管T4控制端的电压准位由补偿期间时的OVDD-Vth4的电压准位下拉至OVDD-Vth4-(Vref-Vdata)的电压准位，晶体管T4的驱动电流IDS可通过公式：IDS＝1/2×β×(VS-VG)-|Vth|)2推得，其中β为常数，VS为晶体管T4第一端的电压准位，VG为晶体管T4控制端的电压准位。于显示期间的IDS＝1/2×β×(OVDD-(OVDD-Vth-(Vref-Vdata))-|Vth|)2＝1/2×β×(Vref-Vdata)2，也就是驱动电流IDS与外部高电压OVDD以及晶体管T4的截止电压Vth无关。此时晶体管T6为开启，因此有机发光二极管OLED可根据驱动电流IDS而依照显示数据Vdata正确发光，且不受外部高电压OVDD的衰落以及晶体管T4的截止电压Vth变动所影响。此外，本实施例一的晶体管T4的控制端与电容Cst以及晶体管T3电性耦接，晶体管T3又与电容CP电性耦接，而电容本身的特性并无电流流动，又电容CP的第一端所耦接的控制信号S2的高电压准位高于晶体管T4控制端的电压准位，因此晶体管T4控制端的漏电流仅往有机发光二极管OLED方向流动，故本发明实施例大幅减少了像素电路的漏电流路径，电容CP更持续补偿晶体管T4控制端的电压准位，使晶体管T4可正常输出驱动电流IDS使有机发光二极管OLED正确发光。

[0031] 图3为本发明的像素电路实施例二，在本实施例中，像素电路30与实施例一相同的器件具有相同的技术特征，此外像素电路30与实施例一并具有类似的运作方法，故不再赘述。其中像素电路30与实施例一的差别在于，晶体管T3的第一端直接与控制信号S2电性耦接，故当像素电路30运作于显示期间时，虽晶体管T3的第一端并无与电容CP电性耦接，但控制信号S2在显示期间时为高于晶体管T4控制端电压准位的高电压准位VH，因此不会形成漏电路径，仍可将像素电路30的漏电流控制为仅往有机发光二极管OLED方向流动，有效减少了像素电路30的漏电流路径，控制信号S2更持续补偿晶体管T4控制端的电压准位，使晶体管T4可正常输出驱动电流IDS并使有机发光二极管OLED正确发光。

[0032] 根据上述的内容可以得知，由于本发明的像素电路实施例的晶体管T4的控制端与电容Cst以及晶体管T3电性耦接，在显示期间时，基于电容特性以及晶体管T3的第一端为高于晶体管T4的控制端电压准位的高电压准位，因此晶体管T4控制端的漏电流只会往有机发光二极管OLED的方向流动，故本发明的像素电路实施例能有效降低漏电流的路径，使晶体管T4控制端的电压准位不因漏电流大幅变动，因此晶体管T4的驱动电流可正常驱动有机发光二极管以正常显示。此外，晶体管T4的驱动电流更与外部高电压OVDD以及晶体管T4的截止电压Vth无关，驱动电流因此不会受到外部高电压OVDD在传输途中的电压衰退或者晶体管T4的电性改变所影响，而导致显示错误的情况发生。

[0033] 虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何熟习此技术者，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视后附的申请专利范围所界定者为准。

标题	发布/更新时间	阅读量
像素-专利编号CN110364554A	2020-05-12	849
像素-专利编号CN106486060A	2020-05-11	692
像素结构-专利编号CN109686299B	2020-05-13	213
像素结构-专利编号CN111090198A	2020-05-13	74
像素阵列-专利编号CN111009185A	2020-05-13	400
像素-专利编号CN104834141A	2020-05-11	547
像素-专利编号CN101183196B	2020-05-11	648
像素-专利编号CN104834141B	2020-05-12	549
像素-专利编号CN107038999A	2020-05-12	507
像素-专利编号CN108231001A	2020-05-11	557

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