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半导体集成电路

阅读：1042发布：2020-06-05

IPRDB可以提供半导体集成电路专利检索，专利查询，专利分析的服务。并且本发明涉及一种半导体集成电路。包括存储器宏的半导体集成电路包括：存储器单元部件、输入数据保持单元、以及输出数据保持单元。输入数据保持单元根据操作时钟并取决于扫描控制信号来保持输入数据信号的值和扫描值中的一个。输出数据保持单元根据不同于操作输入数据保持单元的相位的相位取决于测试控制信号来保持由输入数据保持单元保持的值和由存储器单元部件存储的数据值中的一个。此外，输入数据保持单元和输出数据保持单元被串联地交替连接，并且一个输入数据保持单元被布置在顶部。由一个输出数据保持单元保持的值被传输到被布置在所述一个输出数据保持单元的后级的另一输入数据保持单元作为扫描值。，下面是半导体集成电路专利的具体信息内容。

权利要求

1.一种包括存储器宏的半导体集成电路，包括：

存储器单元部件；

多个输入数据保持单元，所述多个输入数据保持单元根据操作时钟并取决于扫描控制信号来保持输入数据信号的值和扫描值中的一个；以及多个输出数据保持单元，所述多个输出数据保持单元根据不同于操作所述多个输入数据保持单元的相位的相位，并取决于测试控制信号，来保持由所述多个输入数据保持单元保持的值和由所述存储器单元部件存储的数据值中的一个；

其中，所述多个输入数据保持单元和所述多个输出数据保持单元被串联地交替连接，并且所述多个输入数据保持单元中的一个被布置在顶部，并且由所述多个输出数据保持单元中的一个保持的值，被传输到被布置在所述多个输出数据保持单元中的所述一个的后级的所述多个输入数据保持单元中的另一个作为所述扫描值。

2.根据权利要求1所述的半导体集成电路，其中当所述扫描控制信号被设置为扫描移位操作时，所述多个输入数据保持单元保持所述扫描值，并且当所述扫描控制信号被设置为除了所述扫描移位操作之外的操作时，保持所述输入数据信号的值。

3.根据权利要求1所述的半导体集成电路，其中当所述测试控制信号被设置为测试模式时，所述多个输出数据保持单元保持由所述多个输入数据保持单元保持的值，并且当所述测试控制信号被设置为正常模式时，保持由所述存储器单元部件存储的数据值。

4.根据权利要求2所述的半导体集成电路，其中当所述测试控制信号被设置为测试模式时，所述多个输出数据保持单元保持由所述多个输入数据保持单元保持的值，并且当所述测试控制信号被设置为正常模式时，保持由所述存储器单元部件存储的数据值。

5.根据权利要求1所述的半导体集成电路，其中

所述多个输入数据保持单元中的每一个包括

输入选择器，所述输入选择器取决于所述扫描控制信号来选择所述输入数据信号中的一个的值和所述扫描值中的一个；以及输入锁存器，所述输入锁存器根据所述操作时钟保持由所述输入选择器选择的值；

所述多个输出数据保持单元中的每一个包括

输出选择器，所述输出选择器取决于所述测试控制信号来选择由所述输入锁存器保持的值和所述数据值中的一个；以及输出锁存器，所述输出锁存器根据不同于操作所述输入锁存器的相位的相位保持由所述输出选择器选择的值。

6.根据权利要求2所述的半导体集成电路，其中

所述多个输入数据保持单元中的每一个包括

所述多个输出数据保持单元中的每一个包括

7.根据权利要求3所述的半导体集成电路，其中

所述多个输入数据保持单元中的每一个包括

所述多个输出数据保持单元中的每一个包括

8.根据权利要求4所述的半导体集成电路，其中

所述多个输入数据保持单元中的每一个包括

所述多个输出数据保持单元中的每一个包括

9.根据权利要求5所述的半导体集成电路，其中

由被包括在所述多个输入数据保持单元中的一个中的所述输入锁存器保持的值，被传输到被包括在被布置在所述多个输入数据保持单元中的所述一个的后级的所述多个输出数据保持单元中的一个中的所述输出选择器，并且由被包括在所述多个输出数据保持单元中的一个中的所述输出锁存器保持的值，被传输到被包括在被布置在所述多个输出数据保持单元中的所述一个的后级的所述多个输入数据保持单元中的一个中的所述输入选择器。

10.根据权利要求5所述的半导体集成电路，其中

所述输入锁存器将由本身保持的值输出到所述存储器单元部件，并且所述输出选择器接收来自于所述存储器单元部件的数据值。

11.根据权利要求1所述的半导体集成电路，其中

所述多个输入数据保持单元使用操作时钟的所述正常相位和所述反相位中的一个，并且所述多个输出数据保持单元使用所述操作时钟的正常相位和反相位中的另一个。

12.根据权利要求1所述的半导体集成电路，其中

所述多个输出数据保持单元使用具有与由所述多个输入数据保持单元使用的时钟相同的频率且不同的相位的时钟。

13.根据权利要求1所述的半导体集成电路，其中

被布置在顶部的所述多个输入数据保持单元中的所述一个被连接至所述扫描值的输入端子，并且当所述测试控制信号处于测试模式并且所述扫描控制信号处于扫描移位操作中时，所述多个输入数据保持单元和所述多个输出数据保持单元形成由具有数据选择功能的D型触发器组成的扫描链。

14.根据权利要求1所述的半导体集成电路，进一步包括：多个控制值保持单元，所述多个控制值保持单元被串联地连接；其中所述多个控制值保持单元中的每一个包括主选择器，所述主选择器取决于所述扫描控制信号来选择存储器控制信号的值和扫描值中的一个；

主锁存器，所述主锁存器根据所述操作时钟保持由所述主选择器选择的值；以及副锁存器，所述副锁存器根据不同于操作所述主锁存器的相位的相位保持由所述主锁存器保持的值，由所述多个控制值保持单元中的一个的所述副锁存器保持的值，被传输到被布置在所述多个控制值保持单元中的所述一个的后级的所述多个控制值保持单元中的另一个的所述主选择器作为扫描值，并且由被布置在末端的所述多个控制值保持单元中的一个的所述副锁存器保持的值，被传输到被布置在顶部的所述多个输入数据保持单元中的所述一个作为所述扫描值。

15.根据权利要求12所述的半导体集成电路，其中被布置在顶部的所述控制值保持单元中的一个被连接至所述扫描值的输入端子，并且当所述测试控制信号处于测试模式并且所述扫描控制信号处于扫描移位操作时，所述多个控制值保持单元、所述多个输入数据保持单元、以及所述多个输出数据保持单元形成由具有数据选择功能的D型触发器组成的扫描链。

16.根据权利要求14所述的半导体集成电路，其中所述主锁存器使用与所述多个输入数据保持单元相同的时钟，并且所述副锁存器使用与所述多个输出数据保持单元相同的时钟。

说明书全文

半导体集成电路

[0001] 通过引用并入

[0002] 本申请基于并且要求2009年9月7日提交的日本专利申请No.2009-206124的优选权，其全部内容在此通过引用整体并入。

技术领域

[0003] 本发明涉及具有存储器宏的半导体集成电路，并且特别地涉及具有存储器宏的半导体集成电路的延迟故障检测。

背景技术

[0004] 在半导体集成电路中，已经执行固定故障测试(扫描)和延迟故障测试(延迟扫描)作为质量测试。在固定故障测试中检测半导体集成电路中的短路或者断开。日本未经审查的专利申请公开No.4-48493公布了执行固定故障测试的半导体集成电路的示例。

[0005] 在延迟故障测试中检测半导体集成电路中的延迟故障。当具有延迟故障的半导体集成电路被包括到实际的产品时，出现运行错误。近年来，已经执行半导体集成电路的更快速的操作和处理细化(segmentation)。为此，半导体集成电路中出现延迟故障的比率已经快速地增加。因此，强烈地要求检测延迟故障。

[0006] 具体地，在具有RAM(随机存取存储器)宏的半导体集成电路中，被安装在电路上的RAM宏的数目已经增加。为了这些原因，存在对于有效率地并且确实地消除RAM周围的电路中的延迟故障的增长的需求。

[0007] 日本未经审查的日本专利申请公开No.2006-4509(在下文中，被称为“Yoshimura等人”)公布了一种半导体集成电路，该半导体集成电路检测存储器嵌入LSI(大规模集电路)中从存储器的输入和输出到存储器的路径的延迟故障。

[0008] 图7是示出在Yoshimura等人中公布的半导体集成电路的构造的框图。图7的电路构造包括扫描FF 901a至901m、选择器902a至902e、延迟调节电路903a至903e、组合电路910a至910c、存储器911、以及BIST(内建自测试)912。组合电路910a的输入被连接至扫描FF 901a至901d。组合电路910a的输出被连接至选择器902a至902d的输入的相对应的一个。从BIST 912输出的数据被连接至选择器902a至902d的其它输入。选择器902a至902d的输出被连接至存储器911和延迟调节电路903a至903d。延迟调节电路903a至903d被连接至扫描FF 901e至901h的输入。组合电路910b的输出被连接至扫描FF 901k。扫描FF901k的输出被连接至延迟调节电路903e。延迟调节电路903e的输出被连接至选择器902e的一个输入。存储器911的数据输出被连接至选择器902e的另一输入。选择器902e的输出被连接至组合电路910c。组合电路910c的输出被连接至扫描FF 901m。选择器902e的输出也被连接至BIST 912。

[0009] 扫描FF 901a至901m构造扫描路径。扫描路径被构造为从用于扫描路径测试的正常输入端子接收值，从用于扫描移位测试的测试输入端子SI接收数据，并且从测试输出端子SOUT输出数据。当存储器测试的控制信号是“H”时，选择器902a至902d选择BIST 912的输出数据作为测试输入。另一方面，当存储器测试的控制信号是“L”时，选择器902a至902d选择其它的输入作为正常操作。当测试模式的控制信号是“H”时，选择器902e选择扫描FF 901k的输出，并且当测试模式的控制信号是“L”时，选择存储器的输出数据。

[0010] 当对从扫描FF 901a经由组合电路910a到存储器911的ADR端子的路径执行路径延迟测试时，首先，存储器测试的控制信号被设置为“L”，通过扫描移位操作将扫描FF 901a至901d和组合电路910a的输入设置为初始值以初始化要被测试的路径。接下来，扫描FF 901a至901d和组合电路910a的输入被设置为最终值以激活要被测试的路径。

[0011] 根据与存储器的时钟周期相同的时序获得激活路径之后的值。通过扫描移位操作将扫描901e的值移位到输出端子以通过将值与期望值进行比较来执行测试。

[0012] 当对从存储器911的DOUT经由组合电路910c到扫描FF 901m的路径执行路径延迟测试时，首先，测试模式的控制信号被设置为“H”，通过扫描移位操作将组合电路910c的输入和扫描FF 901k设置为初始值以初始化要被测试的路径。接下来，扫描FF901k和组合电路910c的输入被设置为最终值以激活要被测试的路径。

[0013] 根据与实际操作的时钟周期相同的时序获得激活路径之后的值。通过扫描移位操作将扫描FF 901m的值移位到输出端子以通过将值与期望值进行比较来执行测试。

[0014] 如上所述，在Yoshimura等人的半导体集成电路中，当对从扫描FF 901a经由组合电路910a到存储器911的ADR端子的路径执行路径延迟测试时，扫描FF 901e获得从组合电路910a传输的值。因此，在从选择器902a到ADR端子的信号线路中，没有对从分支到扫描FF901e的点到ADR端子的路径检测延迟故障。与ADR端子类似，在从选择器902a到DIN、WE、以及CS的端子的信号线路中，没有对从分支到扫描FF 901f至901h的点到DIN、WE、以及CS的各端子的路径检测延迟故障。此外，当对从存储器
911的DOUT经由组合电路910c到扫描FF 901m的路径执行路径延迟测试时，不能够检测从DOUT到选择器902e的路径上的延迟故障。

[0015] 在延迟故障测试中，必须确认输入数据被输入到存储器宏并且输出数据被从存储器宏输出。然而，在Yoshimura等人的半导体集成电路中，不能够检测部分路径上的延迟故障。

发明内容

[0016] 本发明人发现在具有存储器宏的半导体集成电路中没有确实地检测延迟故障。因此，很难提高质量。

[0017] 本发明的示例性方面是包括存储器宏的半导体集成电路，包括：存储器单元部件、输入数据保持单元、以及输出数据保持单元。输入数据保持单元根据操作时钟并取决于扫描控制信号来保持扫描值和输入数据信号的值中的一个。输出数据保持单元根据不同于操作输入数据保持单元的相位的相位并取决于测试控制信号来保持由输入数据保持单元保持的值和由存储器单元部件存储的数据值中的一个。此外，输入数据保持单元和输出数据保持单元被串行地交替连接，并且输入数据保持单元中的一个被布置在顶部。由输出数据保持单元中的一个保持的值被传输到被布置在输出数据保持单元中的一个的后级的输入数据保持单元中的另一个作为扫描值。输入数据保持单元和输出数据保持单元被串行地交替连接，从而形成扫描链。扫描链使得能够从外部设置被保持在存储器宏中的值并且将被保持在存储器宏中的值输出到外部。这使得能够通过使用由是存储器单元部件的前面的部件(输入数据保持单元)和存储器单元部件的之后的部件(输出数据保持单元)保持的值来检测在存储器宏的前级和后级出现的延迟故障。因此，能够改进延迟故障检测的精确度。这导致改进了半导体集成电路的质量。

[0018] 根据本发明的示例性方面，能够确实地检测具有存储器宏的半导体集成电路中的延迟故障以提高其质量。

附图说明

[0019] 结合附图，根据某些优选示例性实施例的以下描述，以上和其它示例性方面、优点和特征将更加明显，其中：

[0020] 图1是示出被包括在本发明的第一示例性实施例的半导体集成电路中的存储器宏中的示例性构造的框图；

[0021] 图2是示出使用图1中所示的SRAM的具有测试延迟故障的功能的半导体集成电路的示例性构造的模式图；

[0022] 图3是示出在被布置在第一示例性实施例的SRAM的后级的逻辑锥中测试延迟故障的示例性操作的流程图；

[0023] 图4是示出被包括在本发明的第二示例性实施例的半导体集成电路中的存储器宏的示例性构造的框图；

[0024] 图5是示出包括具有时序生成电路的SRAM的半导体集成电路的模式图；

[0025] 图6是示出在图5中所示的SRAM中使用的示例性时钟的时序图；以及[0026] 图7是示出在Yoshimura等人中公布的半导体集成电路的构造的框图。

具体实施方式

[0027] 在下文中，将会参考附图描述本发明的实施例。为了解释的清楚，下面的描述和附图被适当地省略和简化。在每个附图中，通过相同的附图标记来表示具有相同的构造和功能的组件，和相对应的部件，并且其描述被省略。

[0028] 将会使用SRAM作为存储器示例来解释下面的示例性实施例。 SRAM是具有带有同步时钟的宏的RAM。然而，本发明不限于此SRAM。本发明可以被应用于包括被提供在存储器单元部件的输入/输出侧处并且保持数据的锁存器的存储器宏。例如，本发明可以被应用于具有包括输入锁存器和输出锁存器的存储器宏的半导体集成电路。此外，输入锁存器被提供在输入侧并且保持要被写入到存储器单元部件的数据，并且输出锁存器被提供在输出侧并且保持要从存储器单元部件读取的数据。

[0029] [第一示例性实施例]

[0030] 图1是示出被包括在本发明的第一示例性实施例的半导体集成电路中的存储器宏的示例性构造的框图。例如，本示例性实施例示出是具有同步时钟的RAM宏的SRAM1作为存储器宏。SRAM 1包括输入单元2、存储器单元部件(RAM)3、以及输出单元4。

[0031] 输入单元2保持存储器控制信号的值并且输入数据信号。输入单元2使用保持的值将数据写入存储器单元部件3。输入单元2可以保持扫描值替代输入数据信号的值。扫描值是在扫描移位操作的状态下设置的测试数据。

[0032] 存储器单元部件3是存储要根据由输入单元2保持的值写入的数据的存储器区域。存储器单元部件3还根据存储器控制信号的值读出存储的数据以将该数据输出到输出单元4。

[0033] 输出单元4保持从存储器单元部件3读取的输出数据。输出单元4可以保持由输入单元2保持的值替代输出数据值。

[0034] 输入单元2包括多个锁存器(主锁存器)21-0至21-m(m是整数并且大于0)和多个输入数据保持单元22-0至22-k(k是整数并且等于或者大于0)。

[0035] 锁存器21-0至21-m保持存储器控制信号的值(控制值)。图1示出信号“CS”、“WE”、以及“Aj”作为存储器控制信号的示例。存储器控制信号的输入端子被称为“输入端子CS”、“输入端子WE”、以及“输入端子Aj”。信号“Aj”是地址信号。尽管实际上输入多个地址信号A0至Aj(j是整数并且大于零)，但是在本示例中为了阐明解释仅示出信号“Aj”。图1还示出存储器控制信号的数目及其一些种类的示例；然而，存储器控制信号不限于它们。锁存器21-0至21-m被示出作为保持图1中的存储器控制信号的值的电路的示例，但是可以使用其它的电路。

[0036] 输入数据保持单元22-0至22-k根据操作时钟的反相并取决于扫描控制信号(在下文中被称为“SMC”)来保持输入数据信号的值和扫描值中的一个。对应于输入数据信号(DI0至DOk)提供输入数据保持单元22-0至22-k。

[0037] 当扫描控制信号被设置为扫描移位操作(例如，SMC＝“1”)时输入数据保持单元22-0至22-k保持扫描值。当扫描控制信号被设置为除了扫描移位操作之外的操作(例如，SMC＝“0”)时输入数据保持单元22-0至22-k保持输入数据信号的值。

[0038] 输入数据保持单元22-0至22-k中的每一个包括输入选择器(也被称为“输入数据选择器”、“选择器电路”、或者“SEL1”)221和输入锁存器(也被称为“输入数据锁存器”、或者“DIL”)222。尽管图1示出输入数据保持单元22-0的构造，但是输入数据保持单元22-1至22-k也具有相同的构造。

[0039] 输入选择器221取决于扫描控制信号来选择输入数据信号的值和扫描值中的一个。输入选择器221被连接至SMC的输入端子SMC并且接收SMC作为选择信号。

[0040] 输入数据保持单元22-0至22-k中每一个的输入选择器221包括两个输入端子。输入选择器221的一个输入端子D被连接至输入数据信号(即，DI0至DOk)中的一个的相对应的输入端子(即，输入端子DI0、...、或者输入端子DIk)。因此，输入数据信号中的一个被从输入端子DI0至DIk中的一个输入到对应于输入信号中的该一个的输入数据保持单元22-0至22-k中的一个的输入选择器221的一个输入端子D。

[0041] 此外，输入数据保持单元22-0的输入选择器221的另一输入端子SI被连接至接收扫描值(SIN)的输入端子SIN。扫描值被从输入端子SIN输入到输入数据保持单元22-0的输入选择器221的输入端子SI。输入数据保持单元22-1至22-k的输入选择器221的其它输入端子SI被连接至输出单元4的输出端子(稍后讨论的多个输出数据保持单元41-0至41-(k-1)的输出端子中的一个)。因此，输入数据保持单元22-1至22-k的输入选择器221接收来自于输出单元4的输出值作为扫描值。

[0042] 输入选择器221的输出被输入到输入锁存器222。

[0043] 输入锁存器222根据操作时钟的反相位保持由输入选择器221选择的值。输入锁存器222的输出QMB被输入到存储器单元部件3的相对应的位，并且被传输到输出单元4。

[0044] 输出单元4包括多个输出数据保持单元41-0至41-k。

[0045] 输出数据保持单元41-0至41-k根据操作时钟的正常相位并取决于测试控制信号(在下文中，也被称为“TEN”)来保持由输入数据保持单元22-0至22-k保持的值(输入保持值)和由存储器单元部件3存储的数据值(输出数据值)中的一个。由输入数据保持单元22-0至22-k保持的值中的一个是由输入锁存器222保持的值。

[0046] 当测试控制信号被设置为测试模式(例如，TEN＝“1”)时，输出数据保持单元41-0至41-k中的每一个根据操作时钟CLK的正常相位保持由被布置在前级中的输入数据保持单元22-0至22-k中的一个保持的值。当扫描控制信号被设置为正常模式时，输出数据保持单元41-0至41-k中的每一个保持由存储器单元部件3存储的数据值。

[0047] 输出数据保持单元41-0至41-k中的每一个包括输出选择器(也被称为“输出数据选择器”、或者“SEL2”)411和输出锁存器(也被称为“输出数据锁存器”、或者“DOL”)412。尽管图1仅示出输出数据保持单元41-0的构造，但是输出数据保持单元41-1至41-k也具有相同的构造。

[0048] 输出选择器411取决于TEN来选择由输入数据保持单元22-0至22-k中的一个保持的值和由存储器单元部件3存储的数据值中的一个。输出选择器411被连接至TEN的输入端子并且接收TEN作为选择信号。

[0049] 输出数据保持单元41-0至41-k中的每一个的输出选择器411包括两个输入端子。输出选择器411的一个输入端子被连接至存储器单元部件3的相对应的位。来自于存储器单元部件3的数据值被输入到输出数据保持单元41-0至41-k中的相对应的一个的输出选择器411。这就是说，从存储器单元部件3输出的数据被输入到一个输入端子作为输出数据值。

[0050] 此外，输出选择器411的另一输入端子被连接至输入数据保持单元22-0至22-k中的一个的输入锁存器222。即，输入锁存器222的输出信号QMB被输入到输出数据保持单元41-0至41-k中的一个所包括的输出选择器411的另一输入端子。

[0051] 输出锁存器412根据操作时钟的正常相位保持由输出选择器411选择的值。输出数据保持单元41-0至41-k的输出锁存器412被连接至输出端子DO0至DOk中的相对应的一个。此外，输出数据保持单元41-0至41-(k-1)中的每一个的输出锁存器412被连接至输入数据保持单元22-1至22-k中的一个的输入选择器221的另一输入端子SI。输出数据保持单元41-k的输出锁存器412被连接至扫描值的输出端子SOT。因此，来自于输出锁存器412的输出信号Q被输出到是输出端子DO0至DOk中的一个的相对应的输出端子、和输入选择器221、或者用于扫描值的输出端子SOT。

[0052] 操作时钟(在下文中，也被称为“CLK “)被从输入端子CLK提供给输入单元2和输出单元4的每个组件(即，锁存器21-0至21-m、每个输入锁存器222以及每个输出锁存器412)。

[0053] 多个输入数据保持单元22-0至22-k和多个输出数据保持单元41-0至41-k被串联地交替连接作为第一链。输入数据保持单元22-0被布置在第一链的顶部(第一级)。例如，由输出数据保持单元41-0保持的值(输出保持值)被输入到被布置在输出数据保持单元41-0的后级(后级)的输入数据保持单元22-1(被布置在输出数据保持单元41-0之后的输入数据保持单元22-1)作为扫描值。当TEN的值是“1”时，通过输入数据保持单元22-0至22-k中的一个和被布置在输入数据保持单元22-0至22-k中的一个的后级的输出数据保持单元41-0至41-k中的一个的组合来实现作为具有数据选择功能的D型触发器的功能。在下文中，此组合被称为“组合MFF1”或者“MFF1”。例如，输入数据保持单元22-0和输出数据保持单元41-0的组合被认为是一个MFF1。在图1中，由虚线包围一个MFF1。当TEN的值是“1”时，MFF1形成扫描触发器。在图1中，形成(k+1)个组合MFF1-0至MFF1-k。

[0054] 组合MFF1-0至MFF1-k形成由具有数据选择功能的D型触发器组成的扫描链。因此，当测试控制信号是测试模式并且扫描控制信号是扫描移位操作时，组合MFF1-0至MFF1-k工作作为扫描链。

[0055] 接下来，将会参考图2解释使用图1中所示的SRAM 1的测试延迟故障的示例性构造。图2是示出使用图1中所示的SRAM 1的具有测试延迟故障的功能的半导体集成电路的示例性构造的模式图。图2中所示的半导体集成电路包括SRAM 1、组合电路61和62、触发器(F/F)63和64、以及选择器65和66。选择器65和66通常由选择电路和选择器形成。尽管SRAM 1包括与图1中的相同的组件，图2仅示出输入数据保持单元22-0的输入选择器221和输入锁存器222(DIL)，和输出数据保持单元41-0的输出选择器
411和输出锁存器412(DOL)作为代表示例。

[0056] 选择器65选择被输入到触发器63的值。选择器66选择被输入到触发器64的值。操作时钟CLK对于触发器63和64、输入锁存器222、以及输出锁存器412来说是共同的。

[0057] 延迟故障测试将通过一个逻辑锥的单元扫描是否发生延迟故障。要被扫描的一个逻辑锥的单元是从被布置在组合电路的前级的触发器的输入端子到被布置在组合电路的后级的触发器的输入端子的路径。例如，在测试被布置在图2中的SRAM 1的前级的逻辑锥的情况下，延迟故障测试将扫描从触发器63到输入锁存器222的路径。或者，在测试被布置在SRAM 1的后级中的逻辑锥的情况下，延迟故障测试将扫描从输出锁存器412到触发器64的路径。

[0058] 例如，当对从触发器63经由组合电路61到SRAM 1的端子DI的路径执行延迟故障测试时，在TEN被设置为测试模式(TEN＝“1”)之后，SMC被设置为扫描移位操作(SMC＝“1”)，并且通过扫描移位操作将触发器63的输入、和组合MFF1-0至MFF1-k的输入设置为所想要的值。接下来，SMC被设置为扫描捕获操作(扫描捕获操作的状态)(SMC＝“0”)，根据用于正常操作的操作时钟或者等于或者小于操作时钟的电平的周期时钟激活(启动，捕获)要被测试的路径。然后，SMC被设置为扫描移位操作(SMC＝“1”)，并且取回输入锁存器222保持的值。

[0059] 能够检测包括在连接到布置在SRAM 1的前级的逻辑锥中的SRAM 1中的输入锁存器222的线路中发生的延迟故障的延迟故障。此外，能够检查输入锁存器222中保持的值。这使得能够确实地检测延迟故障。

[0060] 图2中所示的半导体集成电路能够通过使用来自于输出锁存器412的值执行被布置在SRAM 1的后级的逻辑锥的延迟故障测试。换言之，能够扫描包括连接到输出锁存器412的线路中的延迟故障的延迟故障。将会参考图3解释此测试的细节。

[0061] 图3是示出要测试被布置在第一示例性实施例的SRAM的后级中的逻辑锥的延迟故障的示例性操作。将会使用在SRAM 1和触发器64之间将触发器64的输入值从“0”变成“1”的示例解释示例性测试操作。

[0062] 触发器64被布置在SRAM 1的后级并且保持来自于SRAM 1的值。尽管图2仅示出SRAM 1中的一个MFF1，SRAM 1包括如图1中所示的MFF1-0至MFF1-k的(k+1)个组合。此外，假定(k+1)个触发器63被提供在SRAM 1的前级，(k+1)个触发器64被提供在SRAM1的后级，(k+1)个选择器65和(k+1)个选择器66被提供，并且(k+1)个触发器形成扫描链。在这里，还假定当TEN等于“1”时SRAM 1的状态是测试模式，并且当SMC等于“1”时状态是扫描移位操作。

[0063] TEN被设置为“1”以将SRAM 1的状态设置为测试模式(S11)。 SMC被设置为“1”以将状态设置为扫描移位操作。

[0064] 接下来，设置测试数据(S13)。在这里，组合MFF1-0至MFF1-k的保持值被设置为首先将端子D3设置为“0”。接下来，输入数据信号DI0至DIk被设置为将端子D3变成“1”。在这样的情况下，从组合MFF1-0以及输入数据信号DI0到组合MFF1-k和输入数据信号DIk的重复数据设置被串行地重复(S14)。

[0065] 组合MFF1-0至MFF1-k的数据设置如下所示。数据“0”被从输入端子SIN输入作为扫描值。输入数据保持单元22-0的输入选择器221取决于SMC的值来选择扫描值。输入数据保持单元22-0的输入锁存器222根据CLK的反相位保持“0”作为从输入数据保持单元22-0的输入选择器221输出的扫描值。接下来，输出数据保持单元41-1的输出选择器411取决于TEN来选择从输入数据保持单元22-0的输入锁存器222输出的输出信号值“0”(输入保持值)。输出数据保持单元41-1的输出锁存器412根据CLK的正常相位保持从输出数据保持单元41-1的输出选择器411输出的值“0”。

[0066] 响应于测试数据设置的结束(在S 14中是)，SMC被设置为“0”以将状态设置为扫描捕获操作(S15)。然后，响应于执行启动，触发器64获得“0”。同时，组合MFF1-0至MFF1-k获得从输入端子DI0至DIk输入的输入数据信号DI0至DIk的值(S16)。这使得能够将由组合MFF1-0至MFF1-k(输出锁存器412)保持的值从将触发器64的输入端子D3设置为“0”的值改变为将输入端子D3设置为“1”的值。接下来，执行捕获。这使得触发器64能够保持“1”(S17)。在这样的情况下，从启动到捕获的时间等于或者小于正常操作时钟的频率。

[0067] 在捕获之后，SMC被设置为“1”以将状态设置为扫描移位操作(S18)。执行扫描以确定测试结果(S19)。在这里，对被布置在SRAM1的后级的触发器64的扫描链执行扫描以确定是否出现延迟故障。

[0068] 如上所述，本示例性实施例的SRAM 1的使用使得能够提高用于存储器宏和被布置在存储器宏的前级和后级的逻辑锥的延迟故障测试的质量。具体地，本示例性实施例使得延迟故障测试能够扫描存储器宏中的路径，其包括到输入数据保持单元22-0至22-k的输入端子的路径和从输出数据保持单元41-0至41-k的输出端子的路径。这就是说，本示例性实施例使延迟故障测试能够扫描与正常操作的路径相同的路径。这使得能够肯定地确认被输入到存储器宏的数据信号的传输和从存储器宏输出的数据信号的传输。在Yoshimura等人中，延迟故障测试没有扫描存储器宏中的路径。因此本示例性实施例能够实现比Yoshimura等人的技术更高的质量。

[0069] 此外，可以如下地解释本示例性实施例。本示例性实施例使用存在的输入锁存器和输出锁存器。输入锁存器和输出锁存器使用相同的操作时钟。输出锁存器以操作时钟的正常相位进行操作并且输入锁存器以操作时钟的反相位进行操作。本示例性实施例可以包括下述组件。

[0070] 输入选择器(选择电路SEL1)被连接至与存储器宏的数据输入信号相对应的数据输入锁存器(DIL)的输入并且取决于选择信号SMC来选择数据输入锁存器的输入。输入选择器中的每一个包括两个输入。

[0071] 输出选择器(选择电路SEL2)被连接至与存储器宏的数据输出信号相对应的输出锁存器(DOL)的输入并且取决于选择信号TEN来选择输出锁存器的输入。输出选择器中的每一个包括两个输入。

[0072] 线路如下地连接输入选择器的两个输入。通过第一线路将一个输入连接至存储器宏的输入端子DI0至DIk中的一个(输入数据信号DI0至DIk中的一个)。通过第二线路将另一输入连接至扫描值(SIN)的输入端子SIN或者输出锁存器的输出中一个。

[0073] 线路如下地连接输出选择器的两个输入。通过第三线路将一个输入连接至存储器单元部件的输出端子DO0至DOk中的一个。通过第四线路将另一输入连接至输入锁存器的输出中的一个。

[0074] 上述构造的使用使得输入选择器221、输入锁存器222、输出选择器411、以及输出锁存器412能够通过选择信号TEN操作作为具有数据选择功能的D型触发器。

[0075] 在本构造中，已有的锁存器的使用使得能够减少附加的电路的数目。特别地，图1的构造使得能够通过添加输入选择器221、输出选择器411、以及线路来获得用于延迟故障测试的构造。添加的电路的数目小于Yoshimura等人的数目。这使得半导体集成电路的芯片尺寸能够较小并且减少制造半导体集成电路的成本。

[0076] 此外，在存储器宏中形成的扫描链使测试数据的设置更容易。具体地，扫描链使得能够通过从输入端子SIN输入的扫描值(SIN)设置组合MFF1-0至MFF1-k。此外，在存储器宏中形成的扫描链使得更容易获得测试结果。这使得能够减少测试时间。特别地，不需要通过使用被布置在存储器宏的前级的触发器将测试数据设置为组合MFF1-0至MFF-1，因为扫描链使得能够将测试数据设置为组合MFF1-0至MFF1-k。因此，这能够有助于生成测试数据并且减少生成测试数据所要求的时间。

[0077] [第二示例性实施例]

[0078] 在本示例性实施例中将会解释形成关于接收存储器控制信号的锁存器21-0至21-2的扫描链的示例性实施例。图4是示出本发明的第二示例性实施例的半导体集成电路包括的存储器宏的示例性构造的框图。 SRAM 6包括输入单元5替代图1中所示的输入单元2。输入单元5包括被构造为具有除了图1中所示的锁存器21-0至21-m之外的额外的电路的控制值保持单元51-0至51-m。除了输入数据保持单元22-0的上面的描述和连接之外，图4中所示的构造与图1的相同。

[0079] 控制值保持单元51-0至51-m中的每一个包括主选择器(SEL1)511、主锁存器(ML)512、以及副锁存器(SL)513。尽管图4示出控制值保持单元51-0的构造，但是控制值保持单元51-1至51-m也包括相同的构造。

[0080] 主选择器511取决于扫描控制信号来选择存储器控制信号的值和扫描值中的一个。主选择器511被连接至SMC的输入端子SMC并且接收SMC作为选择信号。

[0081] 控制值保持单元51-0至51-m中的每一个的主选择器511包括两个输入端子。主选择器511的一个输入端子D被连接至相对应的存储器控制信号的输入端子的一个(输入端子CS、输入端子WE、或者输入端子Aj)。存储器控制信号CS、WE、以及Aj中的每一个被从相对应的存储器控制信号的输入端子中的一个，即，输入端子CS、输入端子WE、以及输入端子Aj中的输入端子中的一个输入到主控制器511的输入端子D。

[0082] 此外，控制值保持单元51-0的主选择器511的另一输入端子SI被连接至接收扫描值(SIN)的输入端子SIN。扫描值被从输入端子SIN输入到控制值保持单元51-0的主选择器511的另一输入端子SI。控制值保持单元51-1至51-m的主选择器511的另一输入端子SI被连接至副锁存器513的输出端子。因此，控制值保持单元51-1至51-m的主选择器511接收从副锁存器513输出的输出值作为扫描值。

[0083] 主选择器511的输出被输入到主锁存器512。

[0084] 主锁存器512根据操作时钟的反相位保持由主选择器511选择的值。主锁存器512的输出QMB被输入到存储器单元部件3的相对应的端子，并且被传输到副锁存器
513。

[0085] 副锁存器513根据操作时钟的正常相位保持由主锁存器511保持的值。副锁存器513的输出Q被连接至被布置在控制值保持单元51-0至51-m中的一个的后级的控制值保持单元的主选择器511的端子SI。

[0086] 上面描述的构造使得控制值保持单元51-0至51-m能够操作作为具有数据选择功能的D型触发器作。在下文中，“控制值保持单元”也被称为“单元MFF2”、或者“MFF2”。图4示出(m+1)个单元MFF2-0至MFF2-m和(k+1)个组合MFF1-0至MFF1-k。

[0087] 此外，控制值保持单元51-0至51-m被串联地相互连接作为第二扫描链。由控制值保持单元51-0至51-(m-1)中的一个的副锁存器513保持的值被输入到被布置在控制值保持单元51-0至51-(m-1)中的一个的后级的控制值保持单元51-1至51-m中的另一个的主选择器511作为扫描值。由被布置在第二扫描链的末端的控制值保持单元51-m的副锁存器513保持的值被输入到被布置在第一链的顶部的输入数据保持单元22-0作为扫描值。

[0088] 此连接使得控制值保持单元51-0至51-m、输入数据保持单元22-0至22-k、以及输出数据保持单元41-0至41-k能够形成由具有数据选择功能的D型触发器组成的扫描链。因此，当测试控制信号处于测试模式并且扫描控制信号处于扫描移位操作时，此连接操作作为扫描链(多级移位寄存器)。这使得能够通过延迟扫描检测存储器宏和被布置在存储器宏的前级和后级中的逻辑锥中的延迟故障。

[0089] 本示例性实施例的SRAM 6形成与图2中所示的第一示例性实施例相类似的用于延迟故障测试的构造。除了图2中所示的第一示例性实施例的SRAM 1之外，SRAM 6能够确认从被布置在SRAM 6的前级的逻辑锥输出的存储器控制信号的值。关于用于被布置在SRAM 6的前级的逻辑锥的延迟故障测试，能够检测在从逻辑锥到存储器控制信号的输入端子的路径中出现的延迟故障。

[0090] 此外，SRAM 6能够将存储器控制信号的值设置为所想要的值。例如，SRAM6能够接收用于来自于输入端子SIN的数据信号和存储器控制信号的想要的值从而每个锁存器保持想要的值以执行延迟故障测试。

[0091] 根据本示例性实施例，除了第一示例性实施例的示例性有利效果之外，能够改进关于被布置在存储器宏的前级的逻辑锥的存储器控制信号的延迟故障测试的质量。

[0092] [其它示例性实施例]

[0093] 使用SRAM作为存储器的示例来描述上面的示例性实施例，但是存储器不限于此。本发明能够被应用于除了SRAM之外的存储器，诸如具有包括被提供在存储器单元部件的输入和输出侧的锁存器的存储器宏的RAM、或者ROM(只读存储器)。

[0094] 上面的示例性实施例被解释为下述示例，其中输入数据保持单元和主锁存器根据操作时钟的反相位保持值，输出数据保持单元和副锁存器根据操作时钟的正常相位保持值。操作时钟的相位不限于它们。仅要求由输入数据保持单元和主锁存器使用的操作时钟的一个相位和由输出数据保持单元和副锁存器使用的另一相位彼此相反。因此，一个可以使用操作时钟的正常相位，并且另一个可以使用操作时钟的反相位。

[0095] 此外，使用操作时钟CLK的正常和反相位解释上面的示例性实施例。相位不限于它们，并且仅要求可以使用由多个输出数据保持单元使用的一个相位和由多个输入数据保持单元使用的不同于该一个相位的其它相位。例如，能够通过移位操作时钟的相位使用具有相互不同的相位的时钟。图5是示出包括具有时序生成电路的SRAM的半导体集成电路的模式图。 SRAM 7包括时序生成电路71。时序生成电路71基于操作时钟CLK生成具有相互不同的相位的时钟CKS和CKM。

[0096] 图6示出诸如操作时钟CLK和时钟CKS和CKM的示例性时钟。操作时钟CLK和时钟CKS以及CKM具有相同的频率。高电平时段和低电平时段可以在时钟CKS和CKM之间相互不同。因此，仅要求由输入数据保持单元(输入锁存器)使用的一个时钟和由输出数据保持单元(输出锁存器)使用的另一时钟具有相同的频率并且具有相同的相位差。注意，由主锁存器使用的一个时钟和由副锁存器使用的另一时钟与上面的相类似。

[0097] 图5示出SRAM 7作为时序生成电路71被并入图1中所示的SRAM 1的示例。能够将时序生成电路71并入图4中所示的SRAM 6。在这样的情况下，可以以下述方式构造SRAM，即输入锁存器222和主锁存器512使用一个时钟CKM，并且输出锁存器412和副锁存器513使用另一时钟CKS。这就是说，可以以下述方式构造SRAM，即输入数据保持单元22-0至22-k和控制值保持单元51-0至51-m中的每一个的主锁存器512使用一个时钟CKM，并且输出数据保持单元41-0至41-k和控制值保持单元51-0至51-m中的每一个的副锁存器513使用另一时钟CKS。

[0098] 虽然已经按照若干示例性实施例描述了本发明，但是本领域的技术人员将理解本发明可以在权利要求的精神和范围内进行各种修改的实践，并且本发明并不限于上述的示例。

[0099] 本领域的技术人员能够根据需要组合示例性实施例中的每一个。

[0100] 此外，权利要求的范围不受到上述的示例性实施例的限制。

[0101] 此外，应当注意的是，申请人意在涵盖所有权利要求要素的等同形式，即使在后期的审查过程中对权利要求进行过修改亦是如此。

标题	发布/更新时间	阅读量
集电体-专利编号CN102971897A	2020-05-11	218
电池集电体-专利编号CN105958078B	2020-05-13	103
集电体-专利编号CN106992302A	2020-05-11	199
电池集电体-专利编号CN105958078A	2020-05-12	669
电池集电体-专利编号CN101425566B	2020-05-12	145
电池集电体-专利编号CN101425567B	2020-05-13	437
电池集电体-专利编号CN101425567A	2020-05-13	900
电池集电体-专利编号CN101425566A	2020-05-12	433
集电体-专利编号CN102971898B	2020-05-11	546
集电体-专利编号CN102971898A	2020-05-11	159

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