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半导体集成电路

阅读：1019发布：2020-05-30

IPRDB可以提供半导体集成电路专利检索，专利查询，专利分析的服务。并且本发明公开了一种半导体集成电路，包括：半导体芯片；多个第一穿通芯片通孔，多个第一穿通芯片通孔穿通半导体芯片竖直地形成，并且被配置为作为用于第一电源的接口而操作；以及第一公共导电层，第一公共导电层被设置在半导体芯片之上，并且将所述多个第一穿通芯片通孔沿水平方向彼此耦接。，下面是半导体集成电路专利的具体信息内容。

权利要求

1.一种半导体集成电路，包括：

半导体芯片；

多个第一穿通芯片通孔，所述多个第一穿通芯片通孔穿通所述半导体芯片竖直地形成，并且被配置为作为用于第一电源的接口而操作；以及第一公共导电层，所述第一公共导电层被设置在所述半导体芯片之上，并且将所述多个第一穿通芯片通孔沿水平方向彼此耦接。

2.如权利要求1所述的半导体集成电路，还包括多个第一接触部分，所述多个第一接触部分将所述第一公共导电层与所述多个第一穿通芯片通孔相耦接。

3.如权利要求2所述的半导体集成电路，其中，所述第一公共导电层和所述多个第一接触部分由金属形成。

4.如权利要求1所述的半导体集成电路，还包括：

多个第二穿通芯片通孔，所述多个第二穿通芯片通孔穿通所述半导体芯片竖直地形成，并且被配置为作为用于第二电源的接口而操作；以及第二公共导电层，所述第二公共导电层被设置在所述半导体芯片之上，并且将所述多个第二穿通芯片通孔沿水平方向彼此耦接。

5.如权利要求4所述的半导体集成电路，还包括多个第二接触部分，所述多个第二接触部分将所述第二公共导电层与所述第二穿通芯片通孔相耦接。

6.如权利要求2所述的半导体集成电路，其中，所述第二公共导电层和所述多个第二接触部分由金属形成。

7.如权利要求4所述的半导体集成电路，其中，所述第一公共导电层与所述第二公共导电层彼此由间隙分隔开，且所述间隙在相对置的所述第一公共导电层与所述第二公共导电层的整个长度上具有恒定的宽度。

8.如权利要求4所述的半导体集成电路，其中，所述第一公共导电层和所述第二公共导电层被设置在相同的层中。

9.如权利要求8所述的半导体集成电路，其中，所述第一公共导电层与所述第二公共导电层彼此由间隙分隔开，且所述间隙在相对置的所述第一公共导电层与所述第二公共导电层的整个长度上具有恒定的宽度。

10.如权利要求9所述的半导体集成电路，其中，所述第一公共导电层与所述第二公共导电层之间的间隙在所述第一导电层和所述第二导电层上形成凹凸形状。

11.如权利要求4所述的半导体集成电路，其中，所述多个第一穿通芯片通孔和所述多个第二穿通芯片通孔包括穿通硅通孔。

12.一种半导体集成电路，包括：

沿竖直方向层叠的多个半导体芯片；

多个第一穿通芯片通孔，所述多个第一穿通芯片通孔穿通所述多个半导体芯片竖直地形成，并且被配置为作为用于第一电源的接口而操作；以及第一公共导电层，所述第一公共导电层被设置在所述多个层叠的半导体芯片之中的层叠在最上层位置处的半导体芯片之上，并且将所述多个第一穿通芯片通孔沿水平方向彼此耦接。

13.如权利要求12所述的半导体集成电路，还包括多个第一接触部分，所述多个第一接触部分将所述第一公共导电层与所述多个第一穿通芯片通孔相耦接。

14.如权利要求13所述的半导体集成电路，其中，所述第一公共导电层和所述多个第一接触部分由金属形成。

15.一种半导体集成电路，包括：

沿竖直方向层叠的多个半导体芯片；

多个第一穿通芯片通孔，所述多个第一穿通芯片通孔分别在与所述第一穿通芯片通孔相对应的多个第一位置处穿通所述多个半导体芯片而竖直地形成，并且被配置为作为用于第一电源的接口而操作；

第一公共导电层，所述第一公共导电层被设置在所述多个半导体芯片之中的层叠在最上层位置处的半导体芯片之上，并且将所述多个第一穿通芯片通孔沿水平方向彼此耦接；

多个第二穿通芯片通孔，所述多个第二穿通芯片通孔分别在与所述第二穿通芯片通孔相对应的多个第二位置处穿通所述多个半导体芯片而竖直地形成，并且被配置为作为用于第二电源的接口而操作；以及多个耦接焊盘，所述多个耦接焊盘被布置在与所述第一公共导电层相同的层中，并且分别与所述第二穿通芯片通孔耦接。

16.如权利要求15所述的半导体集成电路，还包括多个第一接触部分，所述多个第一接触部分将所述第一公共导电层与所述多个第一穿通芯片通孔相耦接。

17.如权利要求15所述的半导体集成电路，还包括多个第二接触部分，所述多个第二接触部分将所述第二穿通芯片通孔与所述多个耦接焊盘相耦接。

18.如权利要求15所述的半导体集成电路，所述第一公共导电层和所述多个第一接触部分和所述多个第二接触部分由金属形成。

19.如权利要求15所述的半导体集成电路，其中，所述多个耦接焊盘包括用于探针测试的焊盘。

20.如权利要求15所述的半导体集成电路，还包括：

多个第三穿通芯片通孔，所述多个第三穿通芯片通孔分别在与所述多个第三穿通芯片通孔相对应的多个第三位置处穿通所述多个半导体芯片而竖直地形成，并且被配置为作为用于信号的接口而操作；以及第二公共导电层，所述第二公共导电层被设置在层叠于最上层位置处的半导体芯片之上，并且将所述多个第二穿通芯片通孔彼此耦接。

说明书全文

半导体集成电路

[0001] 相关申请的交叉引用

[0002] 本申请要求2011年4月21日提交的韩国专利申请No.10-2011-0037482的优先权，其全部内容通过引用合并在本文中。

技术领域

[0003] 本发明的示例性实施例涉及一种半导体设计技术，更具体而言涉及一种具有三维(3D)层叠封装结构的半导体集成电路。

背景技术

[0004] 半导体集成电路的封装技术正进一步朝着微型化和安装可靠性方面发展。为了在追求电气和电子产品的微型化的同时适应电气和电子产品的高性能，使用了层叠封装技术。

[0005] 这里，“层叠”指的是竖直地层叠至少两个或更多个的半导体芯片或封装体。当半导体存储器件使用层叠封装时，可以获得具有两倍或更多倍的存储容量的产品。另外，层叠封装部件不仅增大了存储器容量，而且还增大了封装密度和使用安装面积的效率。因此，层叠封装技术是有用的。

[0006] 这里，可以根据如下方法来制造层叠封装。根据第一种方法，可以先层叠单个的半导体芯片，然后一次性地封装。根据第二种方法，可以层叠已封装的单个的半导体芯片。具有已层叠的半导体封装的各个半导体芯片经由金属线或穿通硅通孔(TSV)电耦接。使用TSV的层叠封装具有通过形成在各个半导体芯片中的TSV来竖直地实现半导体芯片之间的物理和电耦接的结构。

[0007] 图1是现有的半导体集成电路的侧截面图。图2是图1所示的第四半导体芯片的平面图。

[0008] 参见图1和图2，半导体集成电路100包括第一至第四半导体芯片110至140、多个第一穿通芯片通孔150A至150C、多个第二穿通芯片通孔160A至160C、多个第三穿通芯片通孔170A至170E和多个耦接焊盘BP11至BP13。第一至第四半导体芯片110至140竖直地层叠。多个第一穿通芯片通孔150A至150C在与各个第一穿通芯片通孔相对应的多个第一位置处穿通第一至第四半导体芯片110至140而竖直地形成，并且被配置为作为用于第一电源Power1的接口而操作。多个第二穿通芯片通孔160A至160C在与各个第二穿通芯片通孔相对应的多个第二位置处穿通第一至第四半导体芯片110至140而竖直地形成，并且被配置为作为用于第二电源Power2的接口而操作。多个第三穿通芯片通孔170A至170E在与各个第三穿通芯片通孔相对应的多个第三位置处穿通第一至第四半导体芯片110至140而竖直地形成，并且被配置为作为用于各种信号的接口而操作。多个耦接焊盘BP11至BP13被设置在各个穿通芯片通孔150A至150C、160A至160C和170A至170E之间，并且被配置为将相应的穿通芯片通孔电耦接。

[0009] 可以利用相同的工艺来制造第一至第四半导体芯片110至140。在这种情况中，处在最下层的位置处的第一主芯片110作为主芯片，而其他的半导体芯片120至140作为从芯片。

[0010] 由于多个穿通芯片通孔150A至150C、160A至160C和170A至170E被配置为作为用于电源和信号的接口而操作，因此它们可以由具有良好导电性的金属形成。例如，可以使用铜(Cu)。多个第一至第三穿通芯片通孔150A至150C、160A至160C和170A至170E包括TSV。

[0011] 另外，多个耦接焊盘BP11至BP13指的是凸块焊盘。

[0012] 根据以上述方式配置的半导体集成电路100，经由第一至第三穿通芯片通孔150A至150C、160A至160C和170A至170E来传送各种信号和电源。因此，可以使电流消耗和信号延迟最小，并且可以用改进的带宽来增强操作性能。

[0013] 然而，现有的半导体集成电路100具有如下特征。

[0014] 第一至第四半导体芯片110至140中的每一个都包括在其上表面上形成的有源层，以及设置在有源层中的各种电路。然而，根据高集成的趋势，仅留下了最小数量的电路，而去除了不需要的电路，以减小第一至第四半导体芯片110至140的尺寸。通常所去除的电路可以包括用于稳定电源(例如，存储电容器(reservoir capacitor))的电路。另外，用于与电源接口的第一穿通芯片通孔150A至150C和第二穿通芯片通孔160A至160C具有竖直耦接的竖直结构，其中所述竖直结构容易受到欧姆压降的影响。这里，随着层叠的半导体芯片的数量增加，要与半导体芯片耦接的穿通芯片通孔的数量也增加。对于层叠在上部位置的穿通芯片通孔而言，它们会因为不可避免发生的欧姆压降而接入较低的电源。在这种情况中，可能由于不稳定的信号传输而发生故障，并且可能由于不稳定的异步特征而不能正确地执行高速操作。

[0015] 另外，现有的半导体集成电路100可能无法在封装状态下正确地分析经由多个第三穿通芯片通孔170A至170E传送信号时的错误。

发明内容

[0016] 本发明的一个实施例针对一种能够保持稳定的电源而同时不增加尺寸的半导体集成电路。

[0017] 本发明的另一个实施例针对一种能够在封装状态下经由信号监控来执行精确的信号传送失败分析的半导体集成电路。

[0018] 根据本发明的一个实施例，一种半导体集成电路包括：半导体芯片；多个第一穿通芯片通孔，所述多个第一穿通芯片通孔穿通半导体芯片竖直地形成，并且被配置为作为第一电源的接口而操作；以及第一公共导电层，所述第一公共导电层被设置在半导体芯片之上，并且将所述多个第一穿通芯片通孔沿水平方向彼此耦接。

[0019] 根据本发明的另一个实施例，一种半导体集成电路包括：沿竖直方向层叠的多个半导体芯片；多个第一穿通芯片通孔，所述多个第一穿通芯片通孔穿通所述多个半导体芯片竖直地形成，并且被配置为作为第一电源的接口而操作；以及第一公共导电层，所述第一公共导电层被设置在所述多个层叠的半导体芯片之中的层叠于最上层位置处的半导体芯片之上，并且将所述多个第一穿通芯片通孔沿水平方向彼此耦接。

[0020] 根据本发明的另一个实施例，一种半导体集成电路包括：沿竖直方向层叠的多个半导体芯片；多个第一穿通芯片通孔，所述多个第一穿通芯片通孔分别在与所述第一穿通芯片通孔相对应的多个第一位置处穿通所述多个半导体芯片而竖直地形成，并且被配置为作为第一电源的接口而操作；第一公共导电层，所述第一公共导电层被设置在所述多个半导体芯片之中的层叠于最上层位置处的半导体芯片之上，并且将所述多个第一穿通芯片通孔沿水平方向耦接；多个第二穿通芯片通孔，所述多个第二穿通芯片通孔分别在与所述第二穿通芯片通孔相对应的多个第二位置处穿通所述多个半导体芯片而竖直地形成，并且被配置为作为第二电源的接口而操作；以及多个耦接焊盘，所述多个耦接焊盘被布置在与所述第一公共导电层相同的层中并且分别与所述第二穿通芯片通孔耦接。

附图说明

[0021] 图1是现有的半导体集成电路的侧截面图。

[0022] 图2是图1所示的第四半导体芯片的平面图。

[0023] 图3是根据本发明的第一实施例的半导体集成电路的侧截面图。

[0024] 图4是包括图3所示的第一公共导电层和第二公共导电层的最上层的平面图。

[0025] 图5是根据本发明的第二实施例的半导体集成电路的侧截面图。

[0026] 图6是包括图5所示的第一公共导电层和第二公共导电层以及多个耦接焊盘的最上层的平面图。

具体实施方式

[0027] 下面将参照附图更加详细地描述本发明的示例性实施例。然而，本发明可以用不同的方式来实施，并且不应当被理解为限于本文所提出的实施例。确切地说，提供这些实施例是为了使得本说明书将是清楚且完整的，且将会向本领域技术人员充分传达本发明的范围。在本说明书中，在本发明的各个附图和实施例中相同的附图标记表示相同的部分。

[0028] 附图并非按比例绘制，并且在某些情况下为了清楚地描述实施例的特征对比例做了夸大处理。当提及第一层在第二层“上”或在衬底“上”时，其不仅表示第一层直接形成在第二层或衬底上的情况，还表示在第一层与第二层或在第一层与衬底之间存在第三层的情况。

[0029] 在本发明的实施例中，将以层叠了四个半导体芯片的情况为例。

[0030] 图3是根据本发明的一个实施例的半导体集成电路的截面图。图4是包括图3所示的第一公共导电层和第二公共导电层的最上层的平面图。

[0031] 参见图3和图4，半导体集成电路200包括第一至第四半导体芯片210至240、多个第一穿通芯片通孔250A至250C、第一公共导电层280A、多个第一接触部分291A至291C、多个第二穿通芯片通孔260A至260C、第二公共导电层280B、多个第二接触部分293A至293C、多个第三穿通芯片通孔270A至270E和多个凸块焊盘BP21至BP23。第一至第四半导体芯片210至240竖直地层叠。多个第一穿通芯片通孔250A至250C在与各个第一穿通芯片通孔相对应的多个第一位置处穿通第一至第四半导体芯片110至140而竖直地形成，并且被配置为作为用于第一电源的接口而操作。第一公共导电层280A被设置在第一至第四半导体芯片210至240之中的层叠在最上层位置处的第四半导体芯片240之上，并且被配置为将所述多个穿通芯片通孔250A至250C沿水平方向耦接。多个第一接触部分291A至293C被配置为将第一公共导电层280A分别与所述多个第一穿通芯片通孔250A至250C相耦接。多个第二穿通芯片通孔260A至260C在与各个第二穿通芯片通孔相对应的多个第二位置处穿通第一至第四半导体芯片210至240而竖直地形成，并且被配置为作为用于第二电源的接口而操作。第二公共导电层280B被设置在第四半导体芯片240之上，并且被配置为将所述多个穿通芯片通孔260A至260C沿水平方向彼此耦接。多个第二接触部分293A至293C被配置为将第二公共导电层280B分别与所述多个第二穿通芯片通孔260A至260C相耦接。
多个第三穿通芯片通孔270A至270E被配置为作为用于各种信号的接口而操作。多个凸块焊盘BP21至BP23被设置在各个穿通芯片通孔250A至250C、260A至260C和270A至270E之间，并且被配置为将相应的穿通芯片通孔电耦接。

[0032] 可以使用相同的工艺来制造第一至第四半导体芯片210至240。这里，位于最下层位置的第一半导体芯片210作为主芯片，而其他的第二至第四半导体芯片220至240作为从芯片。也就是说，第一半导体芯片210被配置为将从外部施加的各种信号和电源传送给第二至第四半导体芯片220至240，并且第二至第四半导体芯片220至240被配置为根据第一半导体芯片210的控制来执行预定的操作。

[0033] 由于多个第一至第三穿通芯片通孔250A至250C、260A至260C和270A至270E被配置为作为用于电源或信号的接口而操作，故它们可以由具有良好导电性的金属形成。例如，可以使用铜(Cu)。多个第一至第三穿通芯片通孔250A至250C、260A至260C和270A至270E包括TSV。在此实施例中，第一穿通芯片通孔250A至250C的数量、第二穿通芯片通孔
260A至260C的数量以及第三穿通芯片通孔270A至270E的数量分别被设置为3、3和5。然而，并非局限于此，实际上可以设置数百个或数千个穿通芯片通孔。

[0034] 第一公共导电层280A和第二公共导电层280B被设置在同一层中，并且被形成至相同的高度。另外，参见图4，第一公共导电层280A和第二公共导电层280B彼此间隔期望的距离D1。也就是说，第一层280A和第二层280B彼此电隔离。此时，第一公共导电层280A与第二公共导电层280B之间的距离D1定义出形成为凹凸形状的间隙。通过这种结构，被设置为平行于一个方向的第一穿通芯片通孔250A至250C和第二穿通芯片通孔260A至260C可以与每个电源隔离或者耦接同一电源。也就是说，第一公共导电层280A和第二公共导电层280B被设置为电源网格(power supply mesh)装置，所述电源网格装置用于将沿竖直方向耦接的多个第一穿通芯片通孔250A至250C和多个第二穿通芯片通孔260A至260C沿水平方向彼此耦接。

[0035] 多个第一接触部分291A至291C和多个第二接触部分293A至293C分别提供给第一穿通芯片通孔250A至250C和第二穿通芯片通孔260A至260C，并且实质上用于分别将第一接触部分291A至291C和第二接触部分293A至293C与第一公共导电层280A和第二公共导电层280B耦接。多个第一接触部分291A至291C和多个第二接触部分293A至293C以及第一公共导电层280A和第二公共导电层280B可以由金属形成。

[0036] 根据本发明的第一实施例的半导体集成电路200，在穿通芯片通孔沿竖直方向耦接的穿通芯片结构中离电源最远的穿通芯片通孔经由公共导电层沿水平方向彼此耦接。因此，可以实现有效的电源网格结构。电源可以指例如提供给第一半导体芯片210的电源。在竖直穿通芯片通孔结构中，充分提供电源的能力会因为朝其远端的欧姆压降的缘故而下降。因此，当使用公共导电层将位于远端的穿通芯片通孔沿水平方向耦接时，可以因电阻值下降的缘故充分地提供电源。另外，在第一公共导电层与第二公共导电层之间形成了寄生电容，且在第一和第二公共导电层与第四半导体芯片的最上层金属层之间可以形成寄生电容。当使用所述电源网格结构时，以此方式形成的寄生电容会促使电源稳定。也就是说，寄生电容像存储电容器一样操作。

[0037] 在本发明的第一实施例中，已经描述了第一和第二公共导电层被设置在最上层。然而，第一和第二公共导电层也可以设置在半导体芯片之间。另外，与每个电源相对应的凸块焊盘与第一公共导电层或第二公共导电层相耦接。在这种情况下，提供了更加有效的电源网格结构。这里，可以由相同的工艺来制造第一和第二公共导电层。

[0038] 图5是根据本发明的第二实施例的半导体集成电路的侧截面图。图6是包括图5所示的第一和第二公共导电层以及多个耦接焊盘的最上层的平面图。

[0039] 本发明的第二实施例的特征在于，除了第一实施例的技术特征之外，半导体集成电路还可以分析信号传送错误。因此，在此实施例中，将着重描述与本发明的第一实施例不同的特征。

[0040] 参见图5和图6，根据本发明的第二实施例的半导体集成电路还包括多个耦接焊盘381C、383C、385C、387C和389C，以及多个第三接触部分395A至395E。多个耦接焊盘381C、383C、385C、387C和389C被布置在第四半导体芯片340之上，并且与多个穿通芯片通孔370A至370E相耦接，所述多个穿通芯片通孔370A至370E被配置为作为用于各种信号的接口而操作。多个第三接触部分395A至395E实质上分别将多个耦接焊盘381C、383C、
385C、387C和389C与多个第三穿通芯片通孔370A至370E耦接。

[0041] 多个耦接焊盘381C、383C、385C、387C和389C被设置在与第一和第二公共层380A和380B相同的层中，并且与第一和第二公共层380A和380B相隔离，如图6所示。此时，由于多个耦接焊盘381C、383C、385C、387C和389C被用作探针测试(probe test)用的焊盘，因此它们可以被形成为具有能够执行探针测试的尺寸。

[0042] 多个第三接触部分395A至395E分别被设置在多个耦接焊盘381C、383C、385C、387C和389C与多个第三穿通芯片通孔370A至370E之间，以一一对应。多个第三接触部分
395A至395E实质上用于分别将多个耦接焊盘381C、383C、385C、387C和389C与多个第三穿通芯片通孔370A至370E耦接。第三接触部分395A至395E和多个耦接焊盘381C、383C、
385C、387C和389C可以由金属形成。

[0043] 根据本发明的第二实施例的半导体集成电路即使在封装状态下也可以经由分别与用于信号的穿通芯片通孔电耦接的耦接焊盘来执行探针测试。换言之，即使在封装状态下也可以经由信号监控来正确地执行信号传送失败分析。因此，由于可以提前检测潜在的信号传送失败，因此可以缩短制造半导体集成电路的工艺时间，并且可以提高半导体集成电路的操作稳定性。

[0044] 在本发明的第二实施例中，已经描述了第一公共导电层和第二公共导电层仅被设置在最上层。然而，并非局限于此，第一公共导电层和第二公共导电层也可以被设置在各个半导体芯片之间。在这种情况下，可以实现更加有效的电源网格结构。

[0045] 根据本发明的实施例，经由导电层耦接处在层叠半导体芯片的最上层位置的用于相同电源的穿通芯片通孔。因此，在不增加层叠半导体芯片的尺寸的同时可以实现有效的电源网格结构。因此，半导体集成电路可以抵抗电源噪声，同时具有与现有的半导体集成电路相同的尺寸。因而，可以通过稳定的信号传输来实质地防止故障，且通过容许高速操作来获得足够的操作性能。

[0046] 此外，由于提供了用于探针测试的焊盘以及用于电源网格的导电层，因此即使在封装状态也可以执行信号失败分析。所述焊盘与导电层电隔离。因此，由于可以提前检测潜在的信号传送失败，因此可以缩短制造半导体集成电路的工艺时间，并且可以获得半导体集成电路的充足的操作可靠性。

[0047] 虽然已经参照具体的实施例描述了本发明，但是本领域技术人员将清楚的是，在不脱离所附权利要求所限定的本发明的主旨和范围的前提下，可以进行各种变化和修改。

标题	发布/更新时间	阅读量
集电体-专利编号CN102971897A	2020-05-11	218
电池集电体-专利编号CN105958078B	2020-05-13	103
集电体-专利编号CN106992302A	2020-05-11	199
电池集电体-专利编号CN105958078A	2020-05-12	669
电池集电体-专利编号CN101425566B	2020-05-12	145
电池集电体-专利编号CN101425567B	2020-05-13	437
电池集电体-专利编号CN101425567A	2020-05-13	900
电池集电体-专利编号CN101425566A	2020-05-12	434
集电体-专利编号CN102971898B	2020-05-11	547
集电体-专利编号CN102971898A	2020-05-11	160

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