到目前为止，就数字信号(数据)的高速串行传输而言，在接收串行传 输数据方面，通常是使用这样一种方法，其中利用一个采样时钟信号来对串 行传输数据进行采样，这个采样时钟信号的频率等于串行传输数据的位速 率，而且这个采样时钟信号同步于串行传输数据。
但是，根据这样一个简单的采样方法，当利用这种采样时钟信号来对串 行传输数据进行采样时，因为传输线路中的信号延迟偏差，相对于采样时钟 信号的相位，串行传输数据的相位会出现相移(这种现象称之为“偏移”)， 或串行传输数据本身的波形质量会出现下降，从而在一些情况下，不能够准 确地测定符号值。
因此，就设计用来接收高速串行传输数字信号的接收电路而言，即使在 接收到波形质量下降的串行传输数据时，也能够稳定地测定符号值的电路技 术已变得非常重要。
近年来，一种重复采样方法已得到使用，该方法作为一种即使在传输线 路中的串行传输数据出现波形质量下降的情况下也能够有效稳定地测定符 号值的方法，是以采样点数量高于串行传输数据位数的原理来测定符号值。
例如，美国专利5,802,103公开了全双工传输系统的一个实例，其中利 用高速串行传输中的重复采样方法来测定接收数据。正如文件中所公开的那 样，在利用三倍重复采样方法的情况下，即使当串行传输数据的相位相对于 采样时钟信号的相位发生相移时，相对于符号周期(这相当于时钟频率乘以 一个数据块中的位数所获得的乘积的倒数)而言，能够允许近乎±30％的相移。
图1为方框图，显示了先前技术中一个利用重复采样方法的接收电路的 实例。在这个实例中，一个数据块中的位数是8位，而且采样速率是串行传 输数据的位速率的三倍。
如图1所示，这种接收电路含有：一个PLL或DLL电路210，它根据输 入时钟信号产生多相位时钟信号，多相位时钟信号提供的采样速率是串行传 输数据的位速率的三倍；一个采样寄存器220，它利用多相位时钟信号来对 串行传输数据进行重复采样；以及一个逻辑值判定电路230，它根据重复采 样的结果，判定包含在一个数据块中的8位符号值。
输入到采样寄存器220的一个数据块(8位)的串行传输数据被分在24 个采样点进行重复采样，采样点的数量是符号位数的三倍，而重复采样数据 以24位并行数据形式被输出。
逻辑值判定电路230利用并行数据进行概率计算，以此来发现串行传输 数据的转换点。此外，逻辑值判定电路230还根据转换点，执行重新采样， 从重复采样所获得的24位并行数据中选定适当的8位并行数据，以此来最 终确定8位符号值。
图2为从逻辑值的角度说明图1所示的接收电路工作原理的示意图。输 入到接收电路的串行传输数据的一个数据块，通过多相位时钟信号被进行重 复采样，多相位时钟信号的频率是串行传输数据一个数据块的位速率的三 倍，从而采样数据以24位并行数据的形式被输出，24位并行数据反映了串 行传输数据的逻辑值。
利用并行数据执行概率计算，以此可以确定转换点201～205。例如，当 相同的逻辑值在采样并行数据中连续两次时，就确定了转换点的存在。在因 此而确定的转换点的基础上，可以从24位并行数据中确定8位符号值。
但是，按照这种重复采样方法，采样时钟的数量和采样电路的数量会增 多，从而在半导体集成电路中所需要的基片面积和耗损电流也会增大。因此， 就设计采用三倍、四倍或更高倍数的重复采样方法的半导体集成电路而言， 虽然可通过采用精密半导体技术来解决这个问题，但存在着制造成本上升的 问题。

鉴于上述原因，本发明的目的是提供一种半导体集成电路，用于实现接 收串行传输数据的接收电路，这种接收电路在接收串行传输数据时，即使在 串行传输数据因传输线路中信号出现偏差或延迟而相对于采样时钟信号出 现相移或波形质量下降时，也能够稳定地测定符号值，而且这种接收电路还 能够控制采样时钟信号数量和采样电路数量的增加。
为实现上述的目的，本发明采用下述的技术方案：
根据本发明第一个技术方案所述的一种半导体集成电路中含有：第一时 钟信号发生电路，用于产生N相位时钟信号并使这些时钟信号同步于输入时 钟信号；第二时钟信号发生电路，用于产生M相位时钟信号并使这些时钟信 号同步于所选择的一个由第一时钟信号发生电路产生的N相位时钟信号，在 此，N≠M；以及一个计算电路，用于根据串行传输数据的逻辑值来求出一个 控制值，以便从N相位时钟信号中选择一个相位，所述串行传输数据的采样 利用N相位时钟信号和M相位时钟信号来进行。
此外，根据本发明第二个技术方案所述的一种半导体集成电路中含有： 第一时钟信号发生电路，用于产生N相位时钟信号并使这些时钟信号同步于 输入时钟信号；第二时钟信号发生电路，用于产生M相位时钟信号并使这些 时钟信号同步于输入时钟信号，在此，N≠M；以及一个计算电路，用于根据 串行传输数据的逻辑值来获得控制值，以改变N相位时钟信号与M相位时钟 信号之间的相位关系，所述串行传输数据的采样利用N相位时钟信号和M相 位时钟信号来进行；所述第二时钟信号发生电路根据所述计算电路所获得的 控制值，将M相位时钟信号的相位移动N相位时钟信号的一个相位差周期， 所述M相位时钟信号和N相位时钟信号均为时间周期单位形式的信号。
根据本发明第三个技术方案所述的一种半导体集成电路中含有：第一时 钟信号发生电路，用于产生N相位时钟信号并使这些时钟信号同步于输入时 钟信号；第二时钟信号发生电路，用于产生M相位时钟信号并使这些时钟信 号同步于输入时钟信号，在此，N≠M；以及一个计算电路，用于根据串行传 输数据的逻辑值来获得控制值，以改变N相位时钟信号与M相位时钟信号之 间的相位关系，所述串行传输数据的采样利用N相位时钟信号和M相位时钟 信号来进行；分别由第一和第二时钟信号发生电路所产生的N相位时钟信号 和M相位时钟信号，确定N+M-1个采样点，在输入时钟信号的一个周期内， 这些采样点有一个公用采样点。
本发明所述的半导体集成电路适用于诸如液晶显示器之类的装置，它的 特点是：利用两组多相位时钟信号，它们同步于输入时钟信号而且在一个时 间单位内脉冲数不同，即频率不同。第一组多相位时钟信号，用于测量串行 传输数据的相位校准；而第二组多相位时钟信号，用于测量串行传输数据的 相位校准和用于获得串行传输数据的符号值。第二组多相位时钟信号的相位 利用相位校准的测量结果来进行调整，以此能够确保采样时钟信号的相位相 对于传输数据来说总是处于最佳。
因此，在接收串行传输数据时，即使在串行传输数据因传输线路中信号 出现偏差或延迟而相对于采样时钟信号出现相移或波形质量下降时，也能够 稳定地测定符号值，而且还能够控制采样时钟信号数量和采样电路数量的增 加。

通过参看附图来阅读下面的详细说明，本发明的特点将变得清晰易懂。 在这些附图中，相同的标号表示的是相同的组件。
图1为方框图，表明了以前的一个利用重复采样方法的接收电路的实例。
图2为示意图，从逻辑值的角度说明了图1所示的接收电路的工作原理。
图3为方框图，表明了一种接收电路的结构。这种接收电路是根据本发 明第一实施例所述的一种半导体集成电路的原理来实现的。
图4为示意图，从逻辑值的角度说明了图3所示的接收电路的工作原理。
图5为示意图，从逻辑值的角度说明了图3所示的接收电路中输入串行 传输数据相对于采样时钟信号出现相移的情况下的工作原理。
图6为示意图，从逻辑值的角度说明了图5所示的相移调整之后的工作 原理。
图7A表明了所需要的最少采样数量，以及在利用本发明的N相位时钟 信号和M相位时钟信号的采样方法中，串行传输数据的相位调整范围，而图 7B表明了所需要的最少采样数量，以及在利用先前技术实例的X倍重复采样 方法中，串行传输数据的相位调整范围。
图8为示意图，从逻辑值的角度说明了在图3所示接收电路中输入串行 传输数据相对于采样时钟信号出现不平衡相移的情况下的工作原理。
图9为示意图，从逻辑值的角度说明了图8所示的不平衡相移调整之后 的工作原理。
图10为方框图，表明了一种接收电路的结构。这种接收电路是根据本 发明第二实施例揭示的一种半导体集成电路的原理来实现的。

图3为方框图，表明了一种接收电路的结构。这种接收电路是根据本发 明第一实施例所述的一种半导体集成电路的原理来实现的。在这个实施例 中，一个数据块中的位数为8位，而且实现的相位调整能力等于或高于以串 行传输数据的位速率的三倍速率来进行重复采样的情况下所实现的相位调 整能力。
这种接收电路含有：第一PLL或DLL电路10，用于根据一个输入时钟信 号产生等相位间隔的N相位时钟信号；第二PLL或DLL电路20，用于产生等 相位间隔的M相位时钟信号，而且M相位时钟信号同步于N相位时钟信号的 N相位中的一个相位。N相位时钟信号，用于测量串行传输数据的相位校准； 而M相位时钟信号，用于测量串行传输数据的相位校准和用于求出串行传输 数据的符号值。在这个实施例中，7相位时钟信号用作N相位时钟信号，而 8相位时钟信号用作M相位时钟信号。
此外，这种接收电路还含有一个采样寄存器30，它在14个(＝N+M-1) 采样点对串行传输数据进行采样，这些采样点在7相位时钟信号与8相位时 钟信号之间并不重合。输入到采样寄存器30的串行传输数据是位速率为 1.75倍于符号位数的并行数据，从而并行数据是以14位采样数据的形式被 输出。
另外，这种接收电路还含有一个校准计算电路40，它利用所输入的14 位采样数据来执行概率计算。以此来最终确定8位符号值、校准相移值及传 输质量值。校准相移值从校准计算电路40输出，被输送到第二PLL或DLL 电路20。
图4为示意图，从逻辑值的角度说明了图3所示的接收电路的工作原理。 输入的串行传输数据在第一组采样点11～17和第二组采样点21～28被进行 采样，第一组采样点11～17是将一个数据块的周期(8位)等分为7等份， 而第二组采样点21～28是将一个数据块的周期等分为8等份，从而，采样 数据是以14位的形式被输出：即采样数据31、32a、32b、33a、33b、34a、 34b、35、36a、36b、37a、37b、38a及38b。
图3所示的校准计算电路40利用14位采样数据计算串行传输数据离开 适当相位校准位置的相移值。
下面，将以实例形式介绍一种计算方法，计算串行传输数据离开适当相 位校准位置的相移值。
首先，将校准计算电路的内部寄存器41～47中的值复位到“0”。接着， 校准计算电路判定采样数据32a的逻辑值是否等于采样数据32b的逻辑值， 如果逻辑值彼此相等，校准计算电路将“-1”存储在内部寄存器42中。同 样，校准计算电路判定采样数据33a的逻辑值是否等于采样数据33b的逻辑 值，如果逻辑值彼此相等，校准计算电路将“-1”存储在内部寄存器43中。 同样，校准计算电路判定采样数据34a的逻辑值是否等于采样数据34b的逻 辑值，如果逻辑值彼此相等，校准计算电路将“-1”存储在内部寄存器44 中。
另一个方面，校准计算电路判定采样数据36a的逻辑值是否等于采样数 据36b的逻辑值，如果逻辑值彼此相等，校准计算电路将“+1”存储在内 部寄存器45中。同样，校准计算电路判定采样数据37a的逻辑值是否等于 采样数据37b的逻辑值，如果逻辑值彼此相等，校准计算电路将“+1”存 储在内部寄存器46中。同样，校准计算电路判定采样数据38a的逻辑值是 否等于采样数据38b的逻辑值，如果逻辑值彼此相等，校准计算电路将“+ 1”存储在内部寄存器47中。
通过对分别存储在内部寄存器41～47中的值进行求和，即能够计算出 校准相移值，它代表着串行传输数据离开适当相位校准位置的相移量。在串 行传输数据是在适当相位校准位置时，校准相移值为“0”。此外，通过对分 别存储在内部寄存器41～47中的值的绝对值进行求和，能够计算出质量值， 它代表着传输线路的质量。在传输线路的质量为良好的情况下，传输质量值 变为“6”。
同时，通过在第二组采样点21～28对串行传输数据进行采样所获得的 符号值，是以检测信号的形式被输出，第二组采样点21～28是将一个数据 块的周期等分为8等份。
下面，将以实例形式介绍另一种计算方法，计算串行传输数据离开适当 相位校准位置的相移值。
虽然在前面的实例中，每个内部寄存器41～47中存储的都是“0”、“- 1”或“+1”，但在这个实例中，每个内部寄存器41～47中存储的是“0” 或“1”。具体地讲就是，如果两个比较的采样数据的逻辑值是相等的话，那 么，校准计算电路是将“1”存储在每个内部寄存器中。此后，校准计算电 路进行求和计算：求出分别存储在内部寄存器41～44中的值的总和SUM1 和求出分别存储在内部寄存器45～47中的值的总和SUM2，以求出两个和的 差值(SUM2-SUM1)。因此，校准计算电路能够计算出校准相移值，它代表 着串行传输数据离开适当相位校准位置的相移量。
图5为示意图，从逻辑值的角度说明了在根据本实施例的接收电路中输 入串行传输数据相对于采样时钟信号出现相移的情况下的工作原理。这是一 个出现波形质量下降的实例，波形质量下降的原因是传输线路中串行传输数 据与时钟信号之间的信号延迟时间不同。
输入的串行传输信号在第一组采样点11～17和第二组采样点21～28被 进行采样，两组采样点有一个共同的采样点，从而采样数据是以14位的形 式被输出：即采样数据51、52a、52b、53a、53b、54a、54b、55、56a、56b、 57a、57b、58a及58b。
由于串行传输数据相对于采样时钟信号的相位校准出现相移，因此，分 别存储在校准计算电路内部寄存器41～47中的值的总和，即校准相移值， 为“+2”而不是“0”。相位调整是以这样的方式来进行：根据产生采样时 钟信号的第二PLL或DLL电路20(见图3)的校准相移值，改变从输出的7 相位时钟信号中所选择的一个作为基准相位的时钟信号。此外，分别存储在 校准计算电路内部寄存器41～47中的值的绝对值的总和，即传输质量值， 为“4”而不是“6”。这表明在传输线路等因素的影响之下，接收数据的质 量出现下降。
图6为示意图，从逻辑值的角度说明了图5所示的相移调整之后的工作 原理。由于图5中计算出的校准相移值为“+2”，因此，第二PLL或DLL电 路20(见图3)中所选择的时钟信号被相移“-2”，从而，提供采样点11 的时钟信号被改变为提供采样点16的时钟信号，而且内部寄存器41～47被 复位。另一种方法是，在预定时间周期内对计算出的校准相移值进行求和然 后再求出平均值，可以很好地确定所选择的时钟信号。
输入的串行传输数据在重新排列的采样点被进行采样，从而采样数据以 14位的形式被输出：即采样数据63a、63b、64a、64b、65、66a、66b、67a、 67b、68a、68b、61、62a及62b。此后，利用分别存储在内部寄存器41～47 中的值，再次计算校准相移值。由于基准采样点被相移“-2”，因此，校准 相移值再次变为“0”。此外，传输质量值也被恢复为“6”。
正如前面所描述过的那样，串行传输数据与采样时钟信号之间的相位关 系，总是利用校准计算电路的计算结果进行调整，因此，即使在传输线路中 信号波形出现波形质量下降(例如偏移)的情况下，也能够根据少量的数据 采样，稳定地检测符号值。
图7A表明了所需要的最少采样数量，以及在利用本发明的N相位时钟 信号和M相位时钟信号的采样方法中串行传输数据的相位调整范围。另一方 面，图7B表明了所需要的最少采样数量，以及在利用以前技术实例的X倍 重复采样方法中串行传输数据的相位调整范围。显然，通过比较两种采样方 法，在N≤M情况下，当(M/N-1)小于1/3时，本发明所采用的方法能够 进行较为精确的相位调整，精确度高于在以前技术实例中所采用的三倍重复 采样方法。顺便指出，N＞M情况下也可以很好地确定调整值，而且在这种情 况下，当(M/N-1)小于1/3时，本发明所采用的方法也能够进行较为精 确的相位调整，精确度高于在先前技术实例中所采用的三倍重复采样方法。
图8为示意图，从逻辑值的角度说明了在图3所示接收电路中输入串行 传输数据相对于采样时钟信号出现不平衡相移情况下的工作原理。这是一个 出现波形质量下降的实例，波形质量下降的原因是不平衡传输线路中串行传 输数据与时钟信号之间的信号延迟时间不同以及平衡传输线路中两条传输 线路之间的信号延迟时间不同。
输入的串行传输数据在第一组采样点11～17和第二组采样点21～28被 进行采样，第一组采样点11～17是将一个数据块的周期(8位)等分为7 等份，而第二组采样点21～28是将一个数据块的周期等分为8等份，而且 第二组采样点是同步于第一组采样点中的一个采样点，从而，采样数据是以 14位的形式被输出：即采样数据71、72a、72b、73a、73b、74a、74b、75、 76a、76b、77a、77b、78a及78b。
在图8中，由于输入的串行传输数据的后边相对于采样时钟信号的相位 出现相移，因此，校准计算电路40(见图3)根据输入的14位采样数据所 计算出的校准相移值为“+1”而不是“0”。根据校准相移值，改变产生采 样时钟信号的第二PLL或DLL电路20(见图3)中的时钟信号的选择，以此， 调整相位校准。
图9为示意图，从逻辑值的角度说明了图8所示的不平衡相移调整之后 的工作原理。由于计算出的校准相移值为“+1”，因此从提供采样点11～17 的7相位时钟信号中所选择的时钟信号被相移“-1”，这样，选择的时钟信 号从提供采样点11的时钟信号被改变到提供采样点17的时钟信号。另一种 方法是，在预定时间周期内对计算出的校准相移值进行合计然后再求出平均 值，可以很好地确定所选择的时钟信号。
输入的串行传输数据在重新排列的采样点被进行采样，从而采样数据是 以14位的形式被输出：即采样数据82a、82b、83a、83b、84a、84b、85、 86a、86b、87a、87b、88a及88b。当利用采样数据计算校准相移值时，由 于采样时钟信号的相位被相移“-1”，因此，校准相移值再次变为“0”。
应当指出的是，在图9中，校准相移值已变为“0”，但是，传输质量值， 即存储在内部寄存器41～47中的值的绝对值的和数，是“4”，而不是图4 和图6中的“6”。与图5中所示的情况不同，在图5中，串行传输数据仅仅 相对于平衡传输线路中的采样时钟信号出现延迟，而在图9所示的情况下， 由于平衡传输线路中所含的两个传输线路之间的延迟时间也不同，因此，接 收的串行传输数据具有质量较低的波形，即使在保持相位校准的情况下，传 输质量值也会变小。
因此根据本实施例，通过对存储在校准计算电路的内部寄存器中的值进 行求和，就能够知道相位校准的正确方向，此外，通过对存储在校准计算电 路的内部寄存器中的值的绝对值进行求和，还能够确保传输线路质量。
就一般的串行传输线路而言，容易出现传输线路质量的动态波动。在这 种情况下，如果能够利用一种简单的方法来测量传输线路的质量(波形质量 下降的程度)，则允许选择一种与传输线路质量相对应的传输方法。例如， 就一个波形质量下降严重的传输线路而言，通过降低位速率来控制传输电路 的串行传输数据的传输，以此实现稳定的串行传输数据的传输。同样，也能 够选择一种与传输线路质量相对应的接收方法。例如，就一个波形质量下降 严重的传输线路而言，提高放大器的初级增益或是在接收电路中进行波形均 衡，以此实现稳定的串行传输数据的接收。
根据本实施例，利用比重复采样方法所需要的更少的时钟信号数量，即 能够实现相位校准能力等于或高于以前重复采样技术的接收电路。因此，可 在电力损耗较低的情况下，实现性能等于或高于采用重复采样方法接收电路 的电路。
此外，虽然在以前的重复采样方法中难以实现串行传输数据的动态测 量，但是，根据本实施例，这却易于实现。因此，本实施例能够动态适应传 输线路的质量。
在本实施例中，已说明了这样一个实例。它利用PLL或DLL电路来产生 同步于输入时钟信号的N相位时钟信号，而且它利用PLL或DLL电路来产生 同步于N相位时钟信号中一个所选择时钟信号的M相位时钟信号。但是，即 使当使用另一个能够产生等相位间隔的多相位时钟信号的电路时，本发明也 是可以实现而且是同样有效的。此外，就多相位时钟信号的数量而言，只要 N≠M，不论N和M使用的是什么数值，本发明也是可以实现而且是同样有效 的。
下面，将对本发明第二实施例所述的一种半导体集成电路进行说明。这 个实施例是将本发明应用于这样一种接收电路：它具有针对RGB数字图像信 号的3个通道。在这个实施例中，一个数据块中的位数为10，而且这种技术 所提供的相位校准能力等于或高于4倍重复采样技术的相位校准能力。
图10为方框图，表明了一种接收电路的结构，这种接收电路是根据本 发明第二实施例所述的一种半导体集成电路的原理来实现的。
这种接收电路含有：一个公用电路块100C；一个R通道电路块100R； 一个G通道电路块100G；以及一个B通道电路块100B。
一个输入的平衡时钟信号和三个通道的平衡串行传输数据，分别由差分 放大器90～93来放大。差分放大器90～93中的每个放大器，都具备根据控制 信号来调整其初级增益的功能，控制信号由控制电路50来提供。在第一DLL 电路110中，放大的平衡时钟信号被转换为9相位校准测量时钟信号，校准 测量时钟信号具有相等的相位间隔而且同步于输入的平衡时钟信号。
在由相位校准电路60所控制的时钟信号选择电路70中，从第一DLL电 路110所输出的9相位时钟信号中，选择一个时钟信号。第二DLL电路120， 根据所选择的时钟信号，输出10相位符号采样时钟信号，10相位符号采样 时钟信号同步于输入的平衡时钟信号。
在本地缓冲器80中接受波形整形的9相位时钟信号和第二DLL电路120 输出的10相位时钟信号，被输入到采样电路130。采样电路130，根据输入 的时钟信号，对差分放大器91放大的串行传输数据进行采样，以输出18(＝ 10+9-1)位的采样数据。
相位校准电路60，根据18位的采样数据，获得校准相移值，这个值代 表着有关串行传输数据相位校准的信息，而且相位校准电路60将这个校准 相移值返回给时钟信号选择电路70。
同时，相位校准电路60还根据18位的采样数据，求出传输质量值，这 个值代表着有关串行传输数据的传输质量，而且相位校准电路60将这个传 输质量值返回给控制电路50。控制电路50，根据3个通道的传输质量值， 确定差分放大器90～93的初级增益，这样就能够进行与串行传输数据传输 质量相一致的增益调整。
另一个方面，利用第二DLL电路120输出的采样时钟信号采样到的10 位数据，要通过字校准电路90来进行位置校准，此后，采样数据以并行数 据的形式被输出。
虽然前面是对R、G、B三通道电路块中的R通道电路块进行了详细说明， 但是，其余2个通道中的每个通道也都是由类似的电路块所组成。因此，通 过利用根据本实施例的接收装置，即使当3个通道的串行传输数据相对于时 钟信号有独立的相位延迟，也能够实现传输数据的稳定接收。
虽然前面已结合实施例对本发明进行了说明，但本发明并不局限于上述 实施例，可在权利要求所确定的范围内，可对本发明进行自由改进和变化。