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锁相环

阅读：130发布：2020-05-12

IPRDB可以提供锁相环专利检索，专利查询，专利分析的服务。并且一种锁相环，包括：振荡器，用于产生频率取决于至振荡器的输入的输出信号；采样装置，用于在与参考频率同步的时刻产生表示振荡器的输出的数字值序列；差分单元，用于产生表示序列中的连续值之间的差的反馈信号；以及积分器，用于对反馈信号与具有期望输出频率的信号之间的差进行积分；输入至振荡器的信号取决于积分器的输出。，下面是锁相环专利的具体信息内容。

权利要求

1.一种锁相环，包括：

振荡器，用于产生输出信号，所述输出信号的频率取决于至所述振荡器的输入；

采样装置，用于在与参考频率同步的时刻产生表示所述振荡器的输出的数字值的序列；

差分单元，用于产生表示所述序列中的连续值之间的差的反馈信号；以及积分器，用于对所述反馈信号和具有期望输出频率的信号之间的差进行积分；

输入至所述振荡器的信号取决于所述积分器的输出。

2.根据权利要求1所述的锁相环，包括：

延迟单元，用于形成所述振荡器的输出的第一延迟形式；

并且其中，所述采样装置产生所述数字值，作为所述振荡器的输出与所述振荡器的输出的所述第一延迟形式的和。

3.根据权利要求1所述的锁相环，包括：

第一延迟单元，用于形成所述振荡器的输出的第一延迟形式；

第二延迟单元，用于形成所述振荡器的输出的第二延迟形式；

以及其中，所述采样装置产生所述数字值，作为所述振荡器的输出的所述第一延迟形式和所述第二延迟形式的和。

4.根据前述权利要求中的任一项所述的锁相环，其中，由所述采样装置产生的所述数字值的每一个均是所述振荡器的输出的样本和/或所述振荡器的输出的第一延迟形式和第二延迟形式的样本。

5.根据权利要求1至3中的任一项所述的锁相环，其中，由所述采样装置产生的所述数字值的每一个均得自一个或多个计数器的计数，所述一个或多个计数器对所述振荡器的输出的样本和/或所述振荡器的输出的第一延迟形式和第二延迟形式的样本进行计数。

6.根据权利要求1所述的锁相环，其中，所述参考频率基本上不同于所述振荡器的输出频率。

7.根据权利要求1所述的锁相环，其中，所述参考频率低于所述振荡器的输出频率。

8.根据权利要求1所述的锁相环，其中，所述振荡器的输出频率不是所述参考频率的整数倍。

9.根据权利要求1所述的锁相环，包括：第二积分器，用于对所述积分器的输出、具有期望输出频率的信号以及所述反馈信号的和进行积分。

10.根据权利要求9所述的锁相环，其中，所述积分器的输出、具有期望输出频率的信号以及所述反馈信号的所述和是经加权的和。

11.根据权利要求1所述的锁相环，其中，所述反馈信号与具有期望输出频率的信号之间的所述差是经加权的差。

12.根据权利要求1所述的锁相环，其中，所述积分的步骤或每个所述积分的步骤是在数字域中执行的，并且所述锁相环包括：数模转换器，用于将取决于所述积分器的输出的信号转换至模拟域，从而形成输入至所述振荡器的信号。

13.一种调幅器，包括：

根据权利要求2或3或者根据从属于权利要求2或3的权利要求4至5中的任一项所述的锁相环；以及调制装置，用于根据所述振荡器的输出的所述第一延迟形式与所述振荡器的输出或者根据所述振荡器的输出的所述第一延迟形式与所述振荡器的输出的第二延迟形式形成经调制的输出信号。

14.根据权利要求13所述的调幅器，其中，所述调制装置被配置为形成经调制的输出信号，作为所述振荡器的输出的所述第一延迟形式与所述振荡器的输出或者所述振荡器的输出的所述第一延迟形式与所述振荡器的输出的所述第二延迟形式的线性组合。

说明书全文

锁相环

技术领域

[0001] 本发明涉及一种锁相环。可以使用数字组件有效地实施锁相环的实施例，以在环路中提供至少一些功能。

背景技术

[0002] 许多发射器(诸如早期的蓝牙片上发射器设计)均是基于“笛卡尔环(Cartesian Loop)”发射器/接收器的设计。然而，由于这种设计包含相对高含量的模拟电路，故其有许多缺点。由于硅工艺的缩小(shrink)以及数字电路的进一步优化，这些缺点还在增多。

[0003] 一种更为新近的发射器设计是极性发射器(polar transmitter)，如图1所示。对输入信号进行编码以产生两个输出信号，一个(θ)是传递频率信息的，而另一个(r)是传递幅度信息的。频率信息信号馈送进入用于通过振荡器控制对应频率信号的产生的锁相环(PLL)中，而幅度信息信号馈送到调幅器(AM)中。然后通过信号r对振荡器的输出进行调幅。

[0004] PLL通常由以下模块组成

[0005] ·振荡器，其频率由某种信号控制。振荡器通常为压控振荡器，其输出频率由输入电压控制。

[0006] ·相位比较器，用于对VCO输出的相位(假定在分频之后)与输入参考频率进行比较。如果输出相关信号的相位被锁定为参考值，那么其差分(其频率)因此被锁定。

[0007] ·环路滤波器。为了使整个环路稳定且可用，配置了一个环路滤波器。

[0008] 在模拟PLL中，难以将相位比较器设计为，在保持可接受的功耗的同时使其满足期望的公差(tolerance)。

[0009] 特别地，由于工艺方式的优化，以数字形式实施并且可通过数字输入信号来控制PLL和AM是很有吸引力的。然而，已证明在实践中难以以数字形式来实施这些组件。

[0010] 德州仪器(Texas Instruments)数字PLL设计(“全数字Tx频率合成器以及在130nm CMOS中用于蓝牙无线电的离散时间接收器”，Staszewski，Muhammad，Leipold，Hung Ho，Wallberg，Fernando，Maggio等)提供了由数字字(digital word)(非常宽的数字字)控制的VCO，以及用于实现非常精细的相位分辨率的相位检测系统。然而，这种电路相对复杂。

[0011] 因此，需要一种更容易实施并且具有相对低功耗的PLL。优选地，这种PLL易于集成有调幅器，以便能够使用数字输入控制幅度。

发明内容

[0012] 根据本发明的一个方面，提供了如所附权利要求所述的一种锁相环以及一种调幅器。

附图说明

[0013] 现在将参考附图以实例的方式来描述本发明。附图中：

[0014] 图1示出了一种使用极性调制的发射器；

[0015] 图2示出了一种锁相环；以及

[0016] 图3示出了一种调幅器。

具体实施方式

[0017] 图2示出的环路包括一系列的积分器1、2以及滤波器3，它们共同执行等效于传统PLL的相位检测器、充电泵以及环路滤波器的数字域功能。在4处接收具有想要的频率的信号，在5处提供环路反馈信号。这些信号在加权单元6和加权单元7中被加权所选定的值a和d，而得到的信号之间的差是由差分单元8确定的。差分单元的输出通过用作二阶环路滤波器的积分单元1进行积分。通过使积分单元输出以下的值来执行积分：

[0018] z-1/(1-z-1)

[0019] 其中z-1表示在之前的时钟周期施加至积分单元的数据字。求和单元11将积分器1的输出与两个另外的输入相加，其中这两个另外的输入是通过在加权单元9和加权单元
10中对4处和5处的信号加权各自所选定的值b和e而形成的。求和单元11的输出传递至第二积分器2。积分器2可以应用与积分器1相同的功能。第二积分器的作用在于提供环路增益。第二求和单元14将积分器2的输出与两个另外的输入相加，其中这两个另外的输入是通过在加权单元12和加权单元13中对4处和5处的信号加权各自所选定的值c和f而形成的。通过低通滤波器3对求和单元14的输出进行滤波。通过使低通滤波器输出以下的值来执行低通滤波：

[0020] α/(1-(1-α)z-1)

[0021] 其中，α是滤波常数，z-1表示在之前的时钟周期施加至滤波单元的数据字。低通滤波器的作用是使带外信息衰减。滤波器的滚降(roll-off)可以在期望的频带的4倍左右。

[0022] 由于环路滤波器被配置在数字域中，因此其可以覆盖宽范围的频率，并且其可以是可编程的，例如，至少在mHz～MHz的范围内。另外，可以配置滤波器，以完全反映期望的响应特性，而没有任何由制造公差引起的变化。相对于在模拟域中配置有环路滤波器的PLL，这些优点是显著的。

[0023] 在乘法单元16中，将滤波器3的输出与所选定的值k的信号相乘，其中值k的信号表示用于微调(trim)VCO 21的微调信号。

[0024] 选择值a、b、c、d、e、f、k以及α，以为PLL提供良好的稳定特性和有效特性，并且这些值可以使用传统理论来确定。a、b、c、d以及α的合适值和相应的近似环路带宽的一些实例如下：

[0025]阿尔法 a b c d e 近似
环路
带宽
(MHz)
0.25 0.0062500 0.0491411 0.7311611 0.0062500 -0.0833333 2
0.125 0.0015625 0.0245706 0.7311611 -0.0015625 -0.0416667 1
0.0625 0.0003906 0.0122853 0.7311611 -0.0003906 -0.0208333 0.5
0.03125 0.0000977 0.0061426 0.7311611 -0.0000977 -0.0104167 0.25
0.015625 0.0000244 0.0030713 0.7311611 -0.0000244 -0.0052083 0.125[0026] 在单元1、11、2、14、3以及16之间传送的信号具有充足的宽度，以保存足够的信息，从而维持良好的环路操作。由于在这些步骤中执行的操作的性质，那些信号通常会包含比输入信号4、5更多的位。已发现约20位是合适的。为了简化环路中随后的操作，乘法单元16的输出通过截断单元17进行截断，以在保留信号中最有效的信息的同时减少其位长度。截断单元可以直接丢弃信号的最低有效位，或者可以应用更复杂的功能(function)。
截取单元的输出可以例如约为2～8位宽。

[0027] 截取单元的输出被传送至数模转换器18，其产生代表其输入的输出信号。DAC的输出被传送至低通滤波器20，其用于使任何额外高频分量衰减。滤波器20的滚降可以在环路带宽的8倍左右。滤波器20的输出传送至VCO 21的控制输入，使得滤波器的输出的电压电平控制VCO的工作频率。VCO可以包括一个或多个分频器，以实现来自核心振荡器的期望的输出频率。

[0028] 如19处所指示的，组件20和21工作在模拟域中。PLL的剩余组件工作在数字域中。我们发现，以这种方式在数字域中实施PLL的所有的级(除VCO的最终控制之外)，提供了PLL的特别有效的实施。

[0029] VCO的输出可以用于任何适当的目的。例如，可以与要传输的数据信号混合，以对那些信号进行上变频(up-convert)，或者与接收到的数据信号混合，以对那些信号进行下变频(down-convert)。在本实例中，VCO的输出用于图1中总体示出的类型的极性发射器。

[0030] VCO的输出被分开(split)，并传送至将各自的延迟施加给信号的两个延迟模块23和24。每个延迟模块所施加的延迟取决于控制信号29、30。在极性发射器设计中，相对于模块24施加的延迟，模块23施加的延迟用于设定输出幅度，如下文所述。选择相对延迟，以在这些输出被调制时使它们共同表示图1所示的信号r。将来自延迟模块的输出31、32传送至调幅级，以下将参考图3对其进行描述。为了实现此，延迟模块根据期望的幅度实施偏离两个预定值相等但相反的量的各自的延迟，调幅被实现为信号之间的差。例如，延迟模块23可以实现从110～290ps范围内的延迟，所实现的延迟是110ps加上当前设定的延迟偏移，延迟模块24可以实现从290～110ps范围内的延迟，所实现的延迟是290ps减去当前设定的延迟偏移。延迟模块可以在模拟域中实现。

[0031] 延迟模块的输出还可以通过模块25～28、33以及34传送至在数字域中实施的频率检测部。这执行了与传统PLL的相位检测系统相似的任务。

[0032] 来自延迟模块的每个输出传送至相应的格雷(Gray)码计数器33、34。这些计数器独立地进行向上计数，由在35处接收到的参考频率进行计时。因此，如果参考频率为f1且VCO的频率为f0，那么由计数器保持的值将在每个时钟周期内增加(f0/f1)，并由模块23和24中所施加的延迟对其进行稳定(moderate)。因此，每个计数器中的值均表示作为相应计数器的输入的VCO的有效频率与参考频率之间的相位偏移。在实践中，计数器具有有限长度，因此计数器的滚降必须也是计算在内(account for)的。在下面将更详细地对其进行描述。

[0033] 每个保持在计数器中的值均通过相应的锁存器25、26进行采样，其输出传送至求和单元。求和单元产生两个输出。将来自锁存器25和26的输入的和形成36处的第一输出。将来自锁存器25和26的输入的差形成37处的第二输出。输出36的值用于PLL中。输出37的值用作发射器的幅度控制环路的反馈。

[0034] 输出36传送至差分单元28。差分单元28输出表示在连续的时钟周期中施加至该差分单元的数据字之间的差的值，即，该值为：

[0035] z0-z-1

[0036] 其中z0表示在当前时钟周期中到该单元的输入，z-1表示在之前的时钟周期中到该单元的输入。

[0037] 在单元23、33、25、27、24、34、26以及28之间，以及在单元28的输出处传送的数据字的宽度可以采用任何合适的大小，并且优选地，在仍实现所需精度的同时，该数据字的宽度要尽可能的小。其可以例如是2、3或4位宽。

[0038] 如上所述，由于计数器33、34由参考频率进行计时，因此计数器所保持的值将表示从延迟单元输出的信号的相位与参考频率之间的偏移。当在求和单元27中对那些值进行求和时，延迟单元的作用实际上被抵消。当差分单元28使连续的样本彼此相减时，输出取决于参考频率与VCO输出频率的相对相位，但是差分单元的输出表示频率，而不是表示传统PLL中的模拟点处情况下的相位。该频率在5处形成反馈频率信号。如上所述，通过对该信号进行积分，恢复了相位数据。

[0039] 如上所述，计数器23和24具有有限长度，因此当计数器达到其最大值时会滚动翻转(roll over)。这需要通过系统来进行调节。进行此调节的便利方式是使用分析单元38、39。当计数器滚动翻转时，这些分析单元监控来自相应锁存器的输入，并对这些输入进行检测。假设计数器具有大于特定时钟周期内的最大计数增量的长度，由于相位不一致，滚动翻转可以由锁存器输出检测到，该锁存器输出从两个时钟周期之间的范围的上端移到其范围的下端。当检测到它时，(多个)分析单元发信号使差分单元28处理样本，当将该样本与在前的样本进行比较时(而不是当将该样本与随后的样本进行比较时)，滚动翻转有差别地出现在该样本上。这可以在差分单元28中通过查找表的方式来实现。应该注意的是，差分单元以参考频率运行，而不是以VCO的频率运行，从而使其可以在参考频率低于VCO的频率时，在通常的实施中使用更少的功率。

[0040] 通过去除计数器33、34(并且因此去除分析单元38、39)，并使锁存器仅对来自延迟单元23、24的输出进行采样，可以进一步简化电路。假设VCO可以变化的范围落在通过仅对来自锁存器的连续样本进行比较而可获得的分辨率之内，则该方法用相对简单的电路实现了等价的结果，节约了功率和电路面积。

[0041] 由于对参考信号35和VCO的输出进行比较的方式，故参考信号不需要具有与VCO相同的频率：实际上，其可以具有不相关的频率。例如，当VCO工作在约2.5GHz时，参考信号可以为约200MHz。这使得电路的实施尤其方便。由于不需要提供特定值的参考频率，所以存在于电路中任何地方的合适的信号都可用于提供参考频率。由于可以选择相对较低的参考频率，因此频率检测电路的功耗可以保持相对较低。假设调制是已知的，参考频率甚至可以被调制，这是因为参考频率随后可以在频率检测部中被数字地处理。

[0042] 图3示出了用于对输出31、32进行调幅的调制级。一对晶体管放大器接收信号31及其反转31’。另一对晶体管放大器接收信号32及其反转32’。这些信号在对称-不对称转换器(balun)中合并并输出至例如发射天线。

[0043] 振荡器可以工作在数字域中，在这样的情况下，不需要为了在频率检测部中使用而将其输出转换至数字域。然而，如果振荡器为模拟振荡器，那么在延迟单元23、24之后，其输出被方便地转换至数字域。

[0044] 除了由电压控制振荡器之外，可以使用其输入信号的适当的变化来控制振荡器。

[0045] 因此，申请人单独地公开了本文所描述的每个单独特征以及两个或两个以上这种特征的任意组合，在某种程度上，根据本领域技术人员的公知常识，这些特征或特征的组合能够基于作为整体的本说明书而被实施，而不管这些特征或者特征的组合是否解决本文所公开的任何技术问题，而且不对权利要求的保护范围构成限制。申请人指明本发明的多个方面可以包括任何这种特征或特征的组合。鉴于前述的描述，对于本领域普通技术人员显而易见的是，在本发明的范围内可以进行各种修改。

标题	发布/更新时间	阅读量
锁相环-专利编号CN103718464A	2020-05-12	724
锁相环路-专利编号CN108988852A	2020-05-11	58
锁相环-专利编号CN101849359B	2020-05-12	130
锁相环-专利编号CN103297041A	2020-05-12	208
锁相环-专利编号CN101849359A	2020-05-13	327
锁相环-专利编号CN103718464B	2020-05-11	818
锁相环-专利编号CN103795409A	2020-05-11	397
锁相环-专利编号CN101882928A	2020-05-13	441
锁相环-专利编号CN1679238A	2020-05-11	882
锁相环-专利编号CN101882928B	2020-05-13	832

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