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锁相环

阅读：832发布：2020-05-13

IPRDB可以提供锁相环专利检索，专利查询，专利分析的服务。并且一种锁相环。其中锁相环包含整数部分，包含第一相位频率侦测器、第一电荷泵电路、可控振荡器和采样调整单元，其中，该第一相位频率侦测器提供误差信号，该第一电荷泵电路根据该误差信号产生控制信号，该可控振荡器根据该控制信号提供输出时钟，以及该采样调整单元减少根据该误差信号更新该控制信号的次数；以及分数部分，耦接在该可控振荡器和参考时钟之间，该分数部分运作在分数模式。本发明提供的锁相环在不大幅增加芯片面积的前提下提高了PLL的稳定性。，下面是锁相环专利的具体信息内容。

权利要求

1.一种锁相环，包含：

整数部分，包含第一相位频率侦测器、第一电荷泵电路、可控振荡器和采样调整单元，其中，该第一相位频率侦测器提供误差信号，该第一电荷泵电路根据该误差信号产生控制信号，该可控振荡器根据该控制信号提供输出时钟，以及该采样调整单元降低输出该误差信号至该第一电荷泵电路的次数，使得根据该误差信号更新该控制信号的次数减少；以及分数部分，耦接在该可控振荡器和参考时钟之间，该分数部分运作在分数模式，该分数部分根据该参考时钟以及该输出时钟的一第一反馈信号获得一误差信号，以及根据该误差信号输出一控制信号，该控制信号耦接到该可控振荡器。

2.如权利要求1所述的锁相环，其特征在于，该整数部分运作在整数模式。

3.如权利要求1所述的锁相环，其特征在于，该整数部分进一步包含第一分频器，该第一分频器以P对该输出时钟分频，并将第一已分频输出时钟输出至该第一相位频率侦测器，以及，该采样调整单元包含第二分频器，该第二分频器以Q对该参考时钟分频，并将已分频输入时钟输出至该第一相位频率侦测器，其中，P和Q为整数。

4.如权利要求3所述的锁相环，其特征在于，该分数部分包含第三分频器，该第三分频器以分数分频因子对该输出时钟分频，使该分数部分运作于该分数模式，其中，该分数分频因子等于

5.如权利要求1所述的锁相环，其特征在于，该整数部分进一步包含第一分频器，该第一分频器以分数分频因子对该输出时钟分频，并将已分频输出时钟输出至该第一相位频率侦测器，以及，该采样调整单元包含： AND逻辑单元，具有耦接于该第一相位频率侦测器的输出端的第一输入端，以及耦接于使能信号的第二输入端；以及判决单元，当该已分频输出时钟的余数积累至一阈值时，激活该使能信号，使得该AND逻辑单元输出该误差信号至该第一电荷泵电路。

6.如权利要求1所述的锁相环，其特征在于，该整数部分包含第一分频器，该第一分频器受控于第一Sigma Delta调制器以第一分数分频因子对该输出时钟分频，以及，该分数部分包含第二分频器，该第二分频器受控于第二Sigma Delta调制器以第二分数分频因子对该输出时钟分频。

7.如权利要求6所述的锁相环，其特征在于，该第一Sigma Delta调制器是N阶Sigma Delta调制器，该第二Sigma Delta调制器是M阶Sigma Delta调制器，且N＞M，其中N和M为整数。

8.如权利要求1所述的锁相环，其特征在于，该可控振荡器包含压控振荡器或流控振荡器。

9.一种锁相环，包含：

整数部分，包含可控振荡器和采样调整单元，其中，该可控振荡器根据控制信号提供输出时钟，以及，该采样调整单元减少该控制信号的更新频率；以及分数部分，运作于分数模式，该分数部分包含第一相位频率侦测器、第一电荷泵电路和第一分频器，其中，该第一相位频率侦测器耦接于参考时钟和第一反馈时钟，该第一电荷泵电路耦接于该第一相位频率侦测器和该可控振荡器之间，且该第一电荷泵电路的输出连接到该可控振荡器，以及，该第一分频器以第一分数分频因子对该输出时钟分频，以产生该第一反馈时钟；

其中，该整数部分进一步包含：

第二分频器，对该输出时钟分频，并输出第二反馈时钟；

第二相位频率侦测器，根据该第二反馈时钟和该参考时钟提供误差信号；以及第二电荷泵电路，根据该误差信号产生该控制信号；该采样调整单元降低输出该误差信号至该第二电荷泵电路的次数，使得根据该误差信号更新该控制信号的次数减少。

10.如权利要求9所述的锁相环，其特征在于，该采样调整单元包含第三分频器，该第三分频器以Q对该参考时钟分频并输出已分频输入时钟，且该第二分频器以P对该输出时钟分频，该第二相位频率侦测器根据该第二反馈时钟和该已分频输入时钟提供该误差信号；其中P和Q是整数。

11.如权利要求10所述的锁相环，其特征在于，等于该第一分数分频因子。

12.如权利要求9所述的锁相环，其特征在于，该整数部分进一步包含：第三分频器，以第二分数分频因子对该输出时钟分频；其中，该采样调整单元包含AND逻辑单元和判决单元，该AND逻辑单元具有耦接于该第二相位频率侦测器的输出端的第一输入端，以及耦接于使能信号的第二输入端；以及，当来自该第三分频器的该第二反馈时钟的余数积累至阈值时，该判决单元激活该使能信号，使得该AND逻辑单元输出该误差信号至该第二电荷泵电路。

13.如权利要求12所述的锁相环，其特征在于，该第一分频器受控于N阶Sigma Delta调制器，该第二分频器受控于M阶Sigma Delta调制器，且N＞M，其中N和M为整数。

14.一种锁相环，包含：

分数部分，耦接在一可控振荡器和一参考时钟之间，运作在分数模式，该分数部分根据该参考时钟和第一反馈时钟产生一第一误差信号，以及根据该第一误差信号产生一控制信号，该控制信号耦接到该可控振荡器，以控制该可控振荡器；以及整数部分，运作在整数模式，该整数部分包含第一分频器和第二分频器，该第一分频器对该可控振荡器产生的输出时钟分频，以产生已分频输出时钟，该第二分频器对该参考时钟进行分频，以产生已分频参考时钟，使得该整数部分根据该已分频参考时钟与该已分频输出时钟之间的第二误差信号来控制该可控振荡器；其中，该第一分频器和第二分频器通过降低输出该第二误差信号至该可控振荡器的次数，使得根据该第二误差信号更新该控制信号的次数减少。

15.如权利要求14所述的锁相环，其特征在于，该分数部分包含第三分频器，以分数分频因子对该输出时钟分频，该第一分频器以P对该输出时钟分频，该第二分频器以Q对该参考时钟分频，且等于该第一分数分频因子。

16.一种锁相环，包含：

分数部分，耦接在一可控振荡器和一参考时钟之间，运作在分数模式，该分数部分根据该参考时钟和第一反馈时钟产生一误差信号，以及根据该误差信号产生一控制信号，该控制信号耦接到该可控振荡器，以控制该可控振荡器；以及整数部分，控制该可控振荡器，该整数部分包含第一分频器、AND逻辑单元和判决单元，该第一分频器对该可控振荡器产生的输出时钟分频，以产生已分频输出时钟；该AND逻辑单元根据使能信号，将误差信号选择性输出至电荷泵电路；以及，当该已分频输出时钟积累至阈值时，该判决单元激活该使能信号，使得该AND逻辑单元输出该误差信号至该电荷泵电路；其中，该第一分频器以及相位频率侦测器降低输出该误差信号的次数，使得根据该误差信号更新该控制信号的次数减少。

17.如权利要求16所述的锁相环，其特征在于，该第一分频器受控于M阶Sigma Delta调制器，以及，该分数部分包含第二分频器，该第二分频器受控于N阶Sigma Delta调制器，且N＞M，其中N和M为整数。

说明书全文

锁相环

技术领域

[0001] 本发明涉及时钟产生电路，特别涉及锁相环。

背景技术

[0002] 许多不同类型的集成电路和非集成电路都采用了时钟产生电路，例如锁相环(PLL)。采用时钟产生电路的集成电路的一些例子包括图形(graphic)处理器、中央处理单元、微处理器、通信IC或其它适合采用时钟产生器的IC。为设计出具有所需特征(例如低相位噪声)的PLL，典型的环路滤波器要求大于10nF的电容值，以适应PLL的稳定性需求。但较大的电容需要较大的芯片面积。因此，需要在不大幅增加芯片面积的前提下提高PLL的稳定性。

发明内容

[0003] 有鉴于此，本发明提供一种锁相环，其目的之一以解决提高PLL稳定性需要芯片面积过大的问题。

[0004] 本发明提供一种锁相环，包含：一整数部分(integral part)，包含一第一相位频率侦测器、一第一电荷泵电路、一可控振荡器和一采样(sampling)调整单元，其中，该第一相位频率侦测器提供一误差信号，该第一电荷泵电路根据该误差信号产生一控制信号，该可控振荡器根据该控制信号提供一输出时钟，以及该采样调整单元降低输出该误差信号至该第一电荷泵电路的次数，使得根据该误差信号更新该控制信号的次数减少；以及一分数部分(proportional part)，耦接在该可控振荡器和一参考时钟之间，该分数部分运作在一分数模式，该分数部分根据该参考时钟以及该输出时钟的一第一反馈信号获得一误差信号，以及根据该误差信号输出一控制信号，该控制信号耦接到该可控振荡器。

[0005] 本发明另提供一种锁相环，包含：一整数部分，包含一可控振荡器和一采样调整单元，其中，该可控振荡器根据一控制信号提供一输出时钟，以及，该采样调整单元减少该控制信号的更新频率；以及一分数部分，运作于一分数模式，该分数部分包含一第一相位频率侦测器、一第一电荷泵电路和一第一分频器，其中，该第一相位频率侦测器耦接于一参考时钟和一第一反馈时钟，该第一电荷泵电路耦接于该第一相位频率侦测器和该可控振荡器之间，且该第一电荷泵电路的输出连接到该可控振荡器，以及，该第一分频器以一第一分数分频因子对该输出时钟分频，以产生该第一反馈时钟。该整数部分进一步包含：第二分频器，对该输出时钟分频，并输出第二反馈时钟；第二相位频率侦测器，根据该第二反馈时钟和该参考时钟提供误差信号；以及第二电荷泵电路，根据该误差信号产生该控制信号。该采样调整单元降低输出该误差信号至该第二电荷泵电路的次数，使得根据该误差信号更新该控制信号的次数减少。

[0006] 本发明又提供一种锁相环，包含：一分数部分，耦接在一可控振荡器和一参考时钟之间，运作在一分数模式，该分数部分根据该参考时钟和一第一反馈时钟产生一第一误差信号，以及根据该第一误差信号产生一控制信号，该控制信号耦接到该可控振荡器，以控制该可控振荡器；以及一整数部分，运作在一整数模式，该整数部分包含一第一分频器和一第二分频器，该第一分频器对该可控振荡器产生的一输出时钟分频，以产生一已分频输出时钟，该第二分频器对该参考时钟进行分频，以产生一已分频参考时钟，使得该整数部分根据该已分频参考时钟与该已分频输出时钟之间的一误差信号来控制该可控振荡器。该第一分频器和第二分频器通过降低输出该第二误差信号至该可控振荡器的次数，使得根据该第二误差信号更新该控制信号的次数减少。

[0007] 本发明还提供一种锁相环，包含：一分数部分，耦接在一可控振荡器和一参考时钟之间，运作在一分数模式，该分数部分根据该参考时钟和第一反馈时钟产生一误差信号，以及根据该误差信号产生一控制信号，该控制信号耦接到该可控振荡器，以控制该可控振荡器；以及一整数部分，控制该可控振荡器，该整数部分包含一第一分频器、一AND逻辑单元和一判决(determination)单元，该第一分频器对该可控振荡器产生的一输出时钟分频，以产生一已分频输出时钟；该AND逻辑单元根据一使能信号，将一误差信号选择性输出至一电荷泵电路；以及，当该已分频输出时钟积累至一阈值时，该判决单元激活该使能信号，使得该AND逻辑单元输出该误差信号至该电荷泵电路。该第一分频器以及相位频率侦测器降低输出该误差信号的次数，使得根据该误差信号更新该控制信号的次数减少。

[0008] 本发明提供的锁相环在不大幅增加芯片面积的前提下提高了PLL的稳定性。

附图说明

[0009] 图1是根据本发明一个实施例的PLL 100A的示意图。

[0010] 图2是根据本发明另一实施例的PLL 100B的示意图。

具体实施方式

[0011] 在说明书及后续的权利要求当中使用了某些词汇来指称特定组件。所属领域中具有通常知识者应可理解，制造商可能会用不同的名词来称呼同一个组件。本说明书及后续的权利要求并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准则。在通篇说明书及后续的请求项当中所提及的“包括”和“包含”系为一开放式的用语，故应解释成“包含但不限定于”。以外，“耦接”一词在此系包含任何直接及间接的电性连接手段。间接的电性连接手段包括通过其它装置进行连接。

[0012] 为提高PLL的稳定性，本发明的实施例通过降低可控振荡器控制信号的更新频率(update ratio)和/或更新次数，以提高PLL的等效电容值。图1是根据本发明一个实施例的PLL 100A的示意图。如图1所示，PLL 100A包含整数部分10A和分数部分20A，PLL100A根据参考时钟SREF提供输出时钟SOUT。整数部分10A包含分频器11和分频器12、相位频率侦测器(Phase Frequency Detector，PFD)13、整数电荷泵电路14、环路滤波器15以及可控振荡器16，分数部分20A包含PFD 21、分数电荷泵电路22、分频器23以及三阶Sigma Delta调制器(SigmaDelta Modulator，SDM)24(此处以三阶SDM为例，但本发明并不以此为限)。在此实施例中，整数部分10A运作于整数模式，分数部分20A运作于分数模式。

[0013] 分频器11对参考时钟SREF进行分频，以产生已分频输入时钟SD，分频器12对输出时钟SOUT进行分频，以产生已分频输出时钟S FBI(可称为第二反馈时钟)。PFD 13比较已分频输入时钟SD与来自分频器12的已分频输出时钟SFBI的相位差和/或频率差。基于上述相位差和/或频率差，PFD 13产生误差信号SE。举例而言，误差信号SE可包含上信号(up signal)和/或下信号(未示出)。上信号引起整数电荷泵电路14作为源头使大量电流流向环路滤波器15(例如提供更多的正电流脉冲)，下信号引起整数电荷泵电路14从环路滤波器15接收(sink)更多的电流(例如提供更多的负电流脉冲)。因此，整数电荷泵电路14产生的电流信号(即控制信号SCPI)或者作为源头使电流流向环路滤波器15，或者从环路滤波器15接收电流。环路滤波器15将来自整数电荷泵电路14的电流信号(即控制信号SCPI)转化为控制电压。接着，可控振荡器16将控制电压转化为输出时钟S OUT。举例而言，可控振荡器16可以是压控振荡器(VCO)或者流控振荡器(CCO)，但本发明并不以此为限。

[0014] 分频器23受三阶SDM 24控制对输出时钟SOUT分频，以产生已分频输出时钟SFBP(可称为第一反馈时钟)。PFD 21比较参考时钟SREF与来自分频器23的已分频输出时钟SFBP的相位差和/或频率差。基于上述相位差和/或频率差，PFD

[0015] 21产生误差信号SEP。类似的，误差信号SEP包含上信号和/或下信号(未示出)。上信号引起分数电荷泵电路22作为源头使大量电流流向环路滤波器15(例如提供更多的正电流脉冲)，下信号引起分数电荷泵电路22从环路滤波器15接收更多的电流(例如提供更多的负电流脉冲)。因此，分数电荷泵电路22产生的电流信号(即控制信号SCPP)或者作为源头使电流流向环路滤波器15，或者从环路滤波器15接收电流。该分数电荷泵电路22的输出连接到该可控振荡器。环路滤波器15将来自分数电荷泵电路22的电流信号(即控制信号SCPP)转化为控制电压。接着，可控振荡器16将该控制电压转化为输出时钟SOUT。

[0016] 在此实施例中，分频器23和三阶SDM 24经由配置以分数分频因子(fractional divisor)N.f对输出时钟SOUT分频，分数分频因子N.f可以是10.1、10.2、10.3...或其它任意分数。例如，当分数分频因子N.f是10.1时，分频器23以10(即N)对输出时钟SOUT分频九次，接着以11(即N+1)对输出时钟SOUT分频一次，上述分频步骤重复进行。当分数分频因子N.f是10.2时，分频器23以10(即N)对输出时钟SOUT分频四次，接着以11(即N+1)对输出时钟SOUT分频一次，上述分频步骤重复进行。此外，分数分频因子也可以是10.5，此时分频器23以10(即N)、11(即N+1)两个除数轮流对输出时钟SOUT分频。由于参考时钟SREF的频率是10MHz，输出时钟SOUT的频率是101MHz，因此分数分频因子是10.1。在没有分频器11的情况下，由于参考时钟SREF和输出时钟SOUT的频率分别是10MHz、101MHz，因此要求以10.1对输出时钟SOUT分频。由此，在没有分频器11的PLL 100A中，PFD 13比较两个10MHz时钟(即参考时钟SREF和已分频输出时钟SFBI)的相位差和/或频率差，所以分频器
12、PFD 13、整数电荷泵电路14、环路滤波器15和可控振荡器16所构成的回路传输函数可表示为其中，KP表示从PFD 21至分数电荷泵电路22的路径
增益值，KZ表示从PFD 13至整数电荷泵电路14的路径增益值，s表示ω域，C表示环路滤波器15的等效电容值，N表示分频器12的分频因子，Kvco表示可控振荡器16的增益。

[0017] 在根据本发明实施例的具有分频器11的PLL 100A中，分频器11作为采样调整单元，经由配置与分频器12配合，以减少根据误差信号SE更新控制信号SCPI的次数。例如，分频器11经由配置以整数分频因子Q对参考时钟SREF分频，分频器12经由配置以整数分频因子P对输出时钟SOUT分频，其中，可以等于分数分频因子N.f。因此，输出时钟SOUT的频率FOUT可表示为其中FREF表示参考时钟SREF的频率。

[0018] 因为参考时钟SREF的频率是10MHz，分数分频因子是10.1，输出时钟SOUT的频率是101MHz，所以P和Q可设计为整数，例如分别为101和10。在根据本发明实施例的PLL100A(具有分频器11)中，由于对10MHz的参考时钟SREF以10分频，对101MHz的输出时钟SOUT以101分频，此时PFD 13是比较两个1MHz时钟(即已分频输入时钟SD和已分频输出时钟SFBI)的相位差和/或频率差，而非比较两个10MHz时钟。因此，与没有分频器11的PLL
100A相比，本发明实施例的PFD 13产生误差信号SE的次数减少至十分之一，也就是说，误差信号SE的采样降低到没有分频器11的PLL 100A的十分之一。因此，根据误差信号SE更新控制信号SCPI的次数减少到没有分频器11的PLL 100A的十分之一，也就是说，控制信号SCPI的更新频率降低至一成。于是，环路滤波器15的充电/放电周期增加至没有分频器11的PLL 100A的十倍。

[0019] 因此，在PLL 100A中，分频器12、PFD 13、整数电荷泵电路14、环路滤波器15和可控振荡器16构成的回路传输函数可表示为比较前文提到的两个传输函数，本领域具有通常知识者可理解，PLL 100A中环路滤波器15的等效电容值是没有分频器11的PLL100A的Q倍，由于PLL系统的稳定性与其中环路滤波器的等效电容值成正比，因此PLL 100A的系统稳定性相应提高。

[0020] 图2是根据本发明另一实施例的PLL 100B的示意图。如图2所示，PLL 100B与PLL 100A相似，差别仅在于PLL 100B配置包含判决单元32和AND逻辑单元33(图2中标示为AND)的采样调整单元，以减少误差信号SE从PFD 13”输出至整数电荷泵电路14”的频率，也就是减少根据误差信号SE更新控制信号SCPI的次数。分数部分20B的运作和结构与分数部分20A相似，为简洁起见在此省略。

[0021] 分频器12”受一阶SDM 31(此处以一阶SDM为例，但本发明并不以此为限)控制对输出时钟SOUT分频，以产生已分频输出时钟SFBI(可称为第二反馈时钟)。在此实施例中，分频器12”受控以分数分频因子N.f对输出时钟SOUT分频，由于分频器12”与分频器23类似，可在同一组件中实现分频器23与分频器12”，以节约布局面积。PFD 13”比较参考时钟SREF与来自分频器12”的已分频输出时钟SFBI的相位差和/或频率差。基于上述相位差和/或频率差，PFD 13”产生误差信号SE。举例而言，误差信号SE可包含上信号和/或下信号(未示出)。上信号引起整数电荷泵电路14”作为源头使大量电流流向环路滤波器15”(例如提供更多的正电流脉冲)，下信号引起整数电荷泵电路14”从环路滤波器15”接收更多的电流(例如提供更多的负电流脉冲)。因此，整数电荷泵电路14”产生的电流信号(即控制信号SCPI)可作为源头使电流流向环路滤波器15”，或者从环路滤波器15”接收电流。环路滤波器15”将来自整数电荷泵电路14”的电流信号(即控制信号SCPI)转化为控制电压。接着，可控振荡器16”将控制电压转化为输出时钟SOUT。

[0022] 一阶SDM 31积累在分频器12”对输出时钟SOUT分频时所产生的余数(即“.f”)，使分频器12”可根据所积累的余数对输出时钟SOUT以N或N+1选择性分频。例如，当所积累的余数未溢出(overflow)时，一阶SDM 31使分频器12”以N对输出时钟SOUT分频；当所积累的余数溢出时，一阶SDM 31使分频器12”以N+1对输出时钟SOUT分频；但本发明并不以此为限。判决单元32确定所积累的余数是否等于或大于一个预定阈值(thresho1d value)，若所积累的余数等于预定阈值，则判决单元32激活使能信号SEN。AND逻辑单元33包含两个输入端，分别从PFD 13”接收误差信号SE、从判决单元32接收使能信号SEN，当使能信号SEN激活时，AND逻辑单元33将已接收误差信号SE输出至整数电荷泵电路14”。因此，在一些实施例中，PLL 100B只有分数部分20B在处理参考时钟SREF，直到判决单元32确定所积累的余数等于或大于预定阈值时，整数部分10B才开始参与处理参考时钟SREF。

[0023] 举例而言，假设参考时钟SREF和输出时钟SOUT的频率分别为10MHz和101MHz，分频器12”受控以10.1(即分数分频因子)对输出时钟SOUT分频。一阶SDM 31积累在分频器12”以10对输出时钟SOUT分频时所产生的余数(即“.f”)。当所积累的余数溢出时，一阶SDM 31使分频器12”以11对输出时钟SOUT分频，同时将所积累的余数复位为零。当确定所积累的余数为零时，判决单元32激活使能信号SEN，使得AND逻辑单元33将来自PFD 13”的误差信号SE输出至整数电荷泵电路14”。也就是说，仅当所积累的余数溢出时(即以11对输出时钟SOUT分频)，才将误差信号SE从PFD 13”输出至整数电荷泵电路14”。

[0024] 在此实施例中，由于分数分频因子是10.1，分频器12”以10对输出时钟SOUT分频九次，接着以11对输出时钟SOUT分频一次，并重复上述分频步骤。于是，误差信号SE从PFD13”输出至整数电荷泵电路14”的次数(或者频率)减少至没有采样调整单元(即判决单元32和AND逻辑单元33)的PLL 100B的十分之一。因此，根据误差信号SE更新控制信号SCPI的次数减少至没有采样调整单元的PLL 100B的十分之一，所以控制信号SCPI的更新频率也降至十分之一。由此，本领域具有通常知识者可理解，PLL 100B的等效电容值是没有采样调整单元的PLL 100B的10倍，由于PLL系统的稳定性与其中环路滤波器的等效电容值成正比，因此PLL 100B的系统稳定性相应提高。

[0025] 在一些实施例中，分数分频因子可以是10.2，则分频器12”以10对输出时钟SOUT分频四次，接着以11对输出时钟SOUT分频一次，并重复上述分频步骤。由于仅当所积累的余数溢出时(即以11对输出时钟SOUT分频)，才将误差信号SE从PFD 13”输出至整数电荷泵电路14”，因此将误差信号SE从PFD 13”输出至整数电荷泵电路14”的次数减少至没有采样调整单元的PLL 100B的四分之一。于是，PLL 100B的等效电容值是没有采样调整单元的PLL 100B的等效电容值的四倍。另外，分数分频因子也可以是10.5，其中，分频器12”以10和11轮流对输出时钟SOUT分频。于是，将误差信号SE从PFD 13”输出至整数电荷泵电路14”的次数(或频率)减少至没有采样调整单元的PLL 100B的一半。因此，PLL100B的等效电容值是没有采样调整单元的PLL 100B的等效电容值的两倍。

[0026] 因此，根据本发明实施例的PLL可以在不大幅增加芯片面积的前提下，增大PLL的等效电容值以提高PLL稳定性。

[0027] 任何熟习此项技艺者，在不脱离本发明之精神和范围内，当可做些许的更动与润饰，因此本发明之保护范围当视所附之权利要求所界定者为准。

标题	发布/更新时间	阅读量
锁相环-专利编号CN103718464A	2020-05-12	724
锁相环路-专利编号CN108988852A	2020-05-11	57
锁相环-专利编号CN101849359B	2020-05-12	129
锁相环-专利编号CN103297041A	2020-05-12	208
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