锁相环路专利检索-锁相环控制系统专利检索查询-专利查询网

积极推动地理标志专门立法

2022-03-10 地理标志，立法，知识产权
保护知识产权是对创新最大的激励

2022-03-10 保护知识产权，创新，激励
谢商华：加快制定知识产权基本法

2022-03-10 知识产权基本法
擦亮“双奥之城”品牌

2022-03-10 双奥，知识产权
让冰雪运动“热”力全开

2022-03-10 冰雪运动，知识产权
携手共奋进　走好强国路

2022-03-10 强国，知识产权
坚持创新引领　方能稳中求进

2022-03-10 创新，稳中求进，知识产权
答好“两张卷” 奋进新征程

2022-03-10 知识产权
专家解读政府工作报告中的创新和知识产权相关部署

2022-03-10 政府工作报告，创新，知识产权
今年政府工作报告指出：加强知识产权保护和运用

2022-03-10 政府工作报告，知识产权保护

锁相环路

阅读：58发布：2020-05-11

IPRDB可以提供锁相环路专利检索，专利查询，专利分析的服务。并且全数字锁相环路接收用于使全数字锁相环路内的模拟电路运行的模拟输入电源电压。本公开的实施例的全数字锁相环路将模拟输入电源电压按比例调整以提供用于使全数字锁相环路内的数字电路运行的数字输入电源电压。模拟电路包含时间数字转换器以测量全数字锁相环路内的相位误差。时间数字转换器的分辨率至少部分地依赖于数字输入电源电压。数字电路调节数字输入电源电压以稳定在工艺、电压及/或温度变化时的时间数字转换器的分辨率。此稳定的时间数字转换器的分辨率可使得全数字锁相环路保持在工艺、电压及/或温度变化时的固定带内相位噪声。，下面是锁相环路专利的具体信息内容。

权利要求

1.一种锁相环路，其特征在于，包括：

时间数字转换器，配置成测量第一信号的相位与第二信号的相位之间的相位误差差值；

校准电路，被配置成：

估算所述时间数字转换器的分辨率，及将所述时间数字转换器的所述估算分辨率与目标分辨率进行比较；

倍压器电路，被配置成：

当所述时间数字转换器的所述估算分辨率小于所述目标分辨率时，根据切换时钟信号来对一或多个可切换电容器进行充电或放电以提供电源电压，及当所述时间数字转换器的所述估算分辨率大于或等于所述目标分辨率时，跳过所述切换时钟信号的一或多个周期以减小所述电源电压，其中所述时间数字转换器被进一步配置成接收来自所述电源电压的可操作电力；以及数字振荡器，配置成响应于所述相位误差差值而提供所述第二信号。

说明书全文

锁相环路

技术领域

[0001] 本公开的实施例中所描述的技术大体上涉及锁相环路。

背景技术

[0002] 物联网(Internet of Things，IoT)代表不断成长的嵌入有电子器件、软件、传感器、致动器以及网络连接性的物理装置、汽车、建筑物及/或事物之间的网络，所述电子件、软件、传感器、致动器以及网络连接性使这些装置、汽车、建筑物及/或事物能够交换数据。这些物理装置、汽车、建筑物及/或事物收集信息且随后自主地将此信息传达到其它物理装置、汽车、建筑物及/或事物。因此，这些物理装置、汽车、建筑物及/或事物包含用于将此信息传输到其它物理装置、汽车、建筑物及/或事物的传输器及用于接收来自其它物理装置、汽车、建筑物及/或事物的其它信息的接收器。举例来说，照明系统、加热系统、通风系统、空气调节系统及/或家用电器可包含用于将与其状态相关的信息传达到移动通信装置的的传输器，所述移动通信装置是例如移动电话装置，例如移动电话、移动计算装置、移动互联网装置，例如平板计算机及/或手提式计算机。这些照明系统、加热系统、通风系统、空气调节系统及/或家用电器可包含用于接收来自移动通信装置的与其控制相关的信息的接收器。
这些传输器及接收器的中心部处具有锁相环路(phase locked loop；PLL)用于提供信号，所述信号用于将此信息传输到其它物理装置、汽车、建筑物、及/或事物及用于接收来自其它物理装置、汽车、建筑物及/或事物的其它信息。

发明内容

[0003] 本发明的实施例提供一种锁相环路，其特征在于，包括：时间数字转换器，配置成测量第一信号的相位与第二信号的相位之间的相位误差差值；校准电路，被配置成：估算所述时间数字转换器的分辨率，及将所述时间数字转换器的所述估算分辨率与目标分辨率进行比较；倍压器电路，被配置成：当所述时间数字转换器的所述估算分辨率小于所述目标分辨率时，根据切换时钟信号来对一或多个可切换电容器进行充电或放电以提供电源电压，及当所述时间数字转换器的所述估算分辨率大于或等于所述目标分辨率时，跳过所述切换时钟信号的一或多个周期以减小所述电源电压，其中所述时间数字转换器被进一步配置成接收来自所述电源电压的可操作电力；以及数字振荡器，配置成响应于所述相位误差差值而提供所述第二信号。

附图说明

[0004] 根据结合附图阅读的以下详细描述最好地理解本公开的实施例的各方面。应注意，根据行业中的标准惯例，各种特征未按比例绘制。实际上，为了论述的清楚起见，可任意增大或减小各种特征的尺寸。

[0005] 图1说明根据本公开的示范性实施例的全数字锁相环路(all-digital phase locked loop，ADPLL)的框图。

[0006] 图2进一步说明根据本公开的示范性实施例的ADPLL的框图。

[0007] 图3说明可实施于根据本公开的示范性实施例的ADPLL内的第一示范性倍压器电路的框图。

[0008] 图4说明可实施于根据本公开的示范性实施例的ADPLL内的第二示范性倍压器电路的框图。

[0009] 图5说明根据本公开的示范性实施例的ADPLL的示范性操作的流程图。

[0010] 附图标号说明

[0011] 100、200：全数字锁相环路

[0012] 102、110：模拟电路

[0013] 104、114：数字电路

[0014] 106、300、400：倍压器电路

[0015] 108：数字振荡器

[0016] 112：时间数字转换器

[0017] 150：参考输入信号

[0018] 152、250：输出信号

[0019] 154：模拟输入电源电压

[0020] 156：数字输入电源电压

[0021] 204：模拟放大器

[0022] 206：数字环路滤波器

[0023] 208：数字除法电路

[0024] 210：校准电路

[0025] 252：精细数字调谐信号

[0026] 254：粗略数字调谐信号

[0027] 256：数字相位误差

[0028] 258：时钟信号

[0029] 260：电压控制信号

[0030] 302：控制逻辑电路

[0031] 304：振荡器电路

[0032] 306、404.1、404.k：可切换电容电路

[0033] 350：振荡器电路控制信号

[0034] 352：切换时钟信号

[0035] 354：第一逻辑电平

[0036] 356：第二逻辑电平

[0037] 358：时钟跳过周期

[0038] 402：多相振荡器电路

[0039] 452.1、452.2、452.k、452.1(+)、452.k(+)、452.1(-)、452.k(-)：相位[0040] 500：操作流程

[0041] 502、504、506、508、510：操作

具体实施方式

[0042] 以下公开提供用于实施所提供标的的不同特征的许多不同实施例或实例。下文描述组件和布置的特定实例以简化本公开的实施例。当然，这些只是实例且并不意图为限制性的。举例来说，在以下描述中，第一特征形成于第二特征上方可包含第一特征与第二特征直接接触地形成的实施例，且还可包含额外特征可形成于第一特征与第二特征之间从而使得第一特征与第二特征可以不直接接触的实施例。另外，本公开的实施例可在各种实例中重复参考标号和/或字母。此重复本身并不指示所论述的各种实施例和/或配置之间的关系。

[0043] 概要

[0044] 全数字锁相环路(ADPLL)接收用于操作所述ADPLL内的模拟电路运行的模拟输入电源电压。本公开的实施例的ADPLL将此模拟输入电源电压按比例调整来提供用于操作ADPLL内的数字电路的数字输入电源电压。模拟电路包含时间数字转换器(time-to-digital converter，TDC)以测量ADPLL内的相位误差。TDC的特征为TDC的分辨率依赖(至少部分)于数字输入电源电压的。在一些情况下，ADPLL内的工艺、电压及/或温度(process,voltage,and/or temperature；PVT)变化可使得数字输入电源电压波动，其转而可引起TDC的分辨率的波动。TDC的分辨率的这些波动可使得ADPLL的带内相位噪声因PVT变化而变化。数字电路调节数字输入电源电压以稳定在PVT变化时的TDC的分辨率。TDC的分辨率的此稳定可使得ADPLL保持在PVT变化时的固定带内相位噪声。

[0045] 示范性全数字锁相环路(ADPLL)

[0046] 图1说明根据本公开的示范性实施例的全数字锁相环路(ADPLL)的框图。全数字锁相环路(ADPLL)100表示闭环反馈控制系统，所述闭合环反馈控制系统用于提供与参考输入信号150成比例的输出信号152。虽然本公开的实施例关于ADPLL描述，但是相关领域的技术人员将认识到本文中的教示适用于其它类型的PLL，举例而言，例如模拟或线性PLL(analog or linear PLL；APLL)或数字PLL(digital PLL；DPLL)，而不脱离本公开的实施例的精神和范围。如图1中所示，ADPLL 100利用模拟电路102与数字电路104的组合来使得输出信号152的频率fOUT和/或相位φOUT与参考输入信号150的频率fREF和/或相位φREF成比例。

[0047] 一般来说，模拟电路102运行于ADPLL 100内的时变信号。模拟电路102，举例而言，可包含一或多个电阻器、一或多个电容器、一或多个电感器、一或多个二极管及/或一或多个晶体管。在图1中所示的示范性实施例中，模拟电路102包含数字振荡器108以提供输出信号152及另一模拟电路110，所述输出信号与参考输入信号150成比例。另一模拟电路110可包含一或多个模拟电路(举例而言，例如模拟缓冲放大器)来辅助数字振荡器108以提供输出信号152。在图1中所示的示范性实施例中，模拟电路102接收模拟输入电源电压154，所述模拟输入电源电压需要用于运行于ADPLL 100内的时变信号。

[0048] 数字电路104运行于表示ADPLL 100内的逻辑及/或数值的分散信号。数字电路104可包含一或多个逻辑栅以提供一或多个布尔逻辑功能(Boolean logic functions)，举例而言，例如AND、OR、XOR、XNOR及/或NOT，或存储功能，举例而言，例如触发器或锁存器。在图1中所示的示范性实施例中，数字电路104包含时间数字转换器(TDC)112以测量参考信号150与输出信号152之间的相位误差，以及另一数字电路114。另一数字电路114可包含一或多个数字电路，举例而言，例如数字组合电路、数字滤波电路及/或数字除法电路，来辅助TDC 112以测量参考信号150与输出信号152之间的差值。在图1中所示的示范性实施例中，数字电路104接收数字输入电源电压156以用于运行于ADPLL 100内的分散信号。

[0049] 此外，ADPLL 100另外包含倍压器电路106来将模拟输入电源电压154按一数字因数比例调整，举例而言，例如大约二倍，以提供数字输入电源电压156。在示范性实施例中，倍压器电路106将大约0.5VDC的模拟输入电源电压154按比例调整以提供大约1.0VDC的数字输入电源电压156。在此示范性实施例中，TDC 112的分辨率至少部分地依赖于数字输入电源电压156。在一些情况下，ADPLL 100内的工艺、电压及/或温度(PVT)变化可使得数字输入电源电压156波动，其转而可引起TDC 112的分辨率的波动。TDC 112的分辨率的这些波动可使得ADPLL100的带内相位噪声因PVT变化而变化。如上文所描述，另一数字电路114可包含一或多个数字电路以调节数字输入电源电压156以在PVT变化时稳定TDC 112的分辨率。TDC 112的分辨率的稳定可使得ADPLL100保持在PVT变化时的固定带内相位噪声。

[0050] 图2进一步说明根据本公开的示范性实施例的ADPLL的框图。ADPLL 200表示用于提供输出信号152的闭环反馈控制系统，所述输出信号与参考输入信号150成比例。如图2中所示，ADPLL 200利用如上文图1所论述的模拟电路102与数字电路104的组合来使得输出信号152的频率fOUT和/或相位φOUT与参考输入信号150的频率fREF和/或相位φREF成比例。在图2中所示的示范性实施例中，ADPLL 200包含模拟电路102、数字电路104以及倍压器电路
106。ADPLL 200可表示如上文图1中所论述的ADPLL 100的示范性实施例。应注意，为方便起见，图2中不再说明如图1中所示的模拟输入电源电压154与模拟电路102之间及数字输入电源电压156与数字电路104之间的与下文论述不相关的各种连接。

[0051] 模拟电路102运行于ADPLL 200内的时变信号。在图2中所示的示范性实施例中，模拟电路102包含数字振荡器108及另一模拟电路110。数字振荡器108根据精细数字调谐信号252和粗略数字调谐信号254来调整输出信号250的频率fOUT和/或相位φOUT。粗略数字调谐信号254粗略地调谐频率fOUT来在ADPLL 200的锁定范围内。ADPLL 200的锁定范围十分接近参考输入信号150的频率fREF的输出信号250的频率fOUT的范围，使得ADPLL 200可使用精细数字调谐信号252锁定于参考输入信号150上。精细数字调谐信号252可由数字振荡器108用来调整频率fOUT和相位φOUT以匹配参考输入信号150的频率fREF和相位φREF的变化。在示范性实施例中，数字振荡器108是使用数字控制振荡器(digitally controlled oscillator；
DCO)来实施，然而，相关领域的技术人员将认识到用于数字振荡器108(举例而言，例如数控振荡器(numerically controlled oscillator；NCO)或直接数字合成器(direct digital synthesizer；DDS))的其它实施方案是可能的，而不脱离本公开的实施例的精神和范围。在另一示范性实施例中，数字振荡器108可使用数字控制振荡器，如郭(Kuo)等人“,在3分贝毫瓦下具有36％系统效率充分集成的28纳米蓝牙较低能量传输器(A Fully Integrated
28nm Bluetooth Low-Energy Transmitter with36％System Efficiency at 3dBm)”,欧洲固态电路会议(European Solid-State Circuits Conference；ESSCIRC)，ESSCIRC
2015-第41次(2015)中所论述，其以全文引用的方式并入本文中。

[0052] 如图2中所示，另一模拟电路110包含模拟放大器204。模拟放大器204将具有频率fOUT及相位φOUT的输出信号250放大以提供具有频率fOUT及相位φOUT的输出信号152。在示范性实施例中，模拟放大器204是使用缓冲放大器(举例而言，例如电压缓冲放大器或电流缓冲放大器)来实施。

[0053] 数字电路104运行于表示ADPLL 200内的逻辑值及/或数值的分散信号。在图2中所示的示范性实施例中，数字电路104包含如上文图1中所描述的TDC 112及另一数字电路114。在此示范性实施例中，另一数字电路114包含数字环路滤波器206、数字除法电路208以及校准电路210。TDC 112测量参考输入信号150与时钟信号258之间的各种定时特性以提供数字相位误差256，所述数字相位误差表示参考输入信号150的相位φREF与时钟信号258的相位φOUT之间的差值。举例来说，TDC 112测量参考输入信号150的第一开始时间和/或参考输入信号150的第一停止时间。在此实例中，TDC 112类似地测量时钟信号258的第二开始时间和/或时钟信号258的第二停止时间。同样在此实例中，TDC 112将第一开始时间与第二开始时间和/或第一停止时间与第二停止时间进行比较来测量参考输入信号150的相位φREF与时钟信号258的相位φOUT之间的差值以及提供此差值的数字表示作为数字相位误差256。
在图2中所示的示范性实施例中，TDC 112接收来自数字输入电源电压156的可操作电力。如上文图1中所描述，ADPLL 100内的PVT变化可使得数字输入电源电压156波动，其转而可引起TDC 112的分辨率的波动。TDC 112的分辨率的这些波动可使得ADPLL 100的带内相位噪声因PVT变化而变化。如下文将进一步详细描述，另一数字电路114包含校准电路210以调节数字输入电源电压156来稳定在PVT变化时的TDC 112的分辨率。TDC 112的分辨率的此稳定可使得ADPLL 100保持在PVT变化时的固定带内相位噪声。

[0054] 如图2中所另外说明，另一数字电路114包含数字环路滤波器206、数字除法电路208以及校准电路210。数字环路滤波器206响应于数字相位误差256而提供精细数字调谐信号252。在示范性实施例中，数字环路滤波器206是使用数字低通滤波器，举例而言，例如有限脉冲响应(finite impulse response；FIR)低通滤波器或无限脉冲响应(infinite impulse response；IIR)低通滤波器来实施。在此示范性实施例中，数字环路滤波器206遏制其带宽外的数字相位误差256中的高频率分量以提供其带宽内的数字相位误差256的直流(direct current；DC)或近似直流分量的样品作为精细数字调谐信号252。

[0055] 数字除法电路208将具有频率fOUT和相位φOUT的输出信号250以数字化除法提供具有频率fDIV和相位φOUT的时钟信号258。在图2中所示的示范性实施例中，数字除法电路208被实施为整数频率除法器来将输出信号的频率fOUT数字化除以整数N，举例而言，例如2，来提供具有频率fDIV和相位φDIV的时钟信号258。然而，相关领域的技术人员将认识到数字除法电路208可被实施为分数频率除法器以将输出信号的频率fOUT数字化除以非整数F(举例而言，例如二又三分之二)，以提供具有频率fDIV和相位φDIV的时钟信号258。

[0056] 校准电路210调节数字输入电源电压156以稳定在PVT变化时的TDC 112的分辨率。在图2中所示的示范性实施例中，校准电路210利用数字相位误差256来估算TDC 112的分辨率。在示范性实施例中，在不脱离本公开的实施例的精神和范围的情况下，可使用相关领域的技术人员将清楚的任何公认估算机制来估算TDC 112的分辨率。此公认估算机制可包含如2008年6月5日申请的美国专利申请第12/134,081号，现美国专利第8,830,001号中所述的机制，所述申请以全文引用的方式并入本文中。其后，校准电路210将TDC 112的估算分辨率与TDC 112的目标分辨率进行比较以及响应于此比较来将值分配到电压控制信号260。在示范性实施例中，电压控制信号260使得具有一或多个切换电容器电路的倍压器电路106产生切换时钟信号以在TDC 112的估算分辨率小于或等于TDC 112的目标分辨率时对一或多个切换电容器电路进行充电和/或放电来提供数字输入电源电压156。否则，当TDC 112的估算分辨率大于或等于TDC 112的目标分辨率时，电压控制信号260使得倍压器电路106跳过切换时钟信号的一或多个时钟周期以减小数字输入电源电压156。在这种情况下，在相较于TDC 112的目标分辨率时，TDC 112的估算分辨率可被认为是过于精确。

[0057] 在图3中所示的示范性实施例中，校准电路210根据校准表来将值分配到电压控制信号260。用于校准表的示范性实施例绘示于下表1中。

[0058]

[0059] 表1：示范性校准表

[0060] 表1说明电压控制信号260从最大值11…11发展到最小值00…00以及介于最大值与最小值之间的TDC 112的分辨率的相应值。如表1所示，当以单位间隔(UI)表达的TDC 112的估算分辨率与用于TDC 112的目标分辨率之间的比率介于0.01UI与0.49UI之间时，校准电路210将电压控制信号260分配到介于11…11与00…01之间的值。在这种情况下，电压控制信号260使得具有一或多个切换电容器电路的倍压器电路106产生切换时钟信号来对一或多个切换电容器电路进行充电和/或放电来提供数字输入电源电压156。否则，当TDC 112的估算分辨率与TDC 112的目标分辨率之间的比率大于或等于0.50UI时，校准电路210将电压控制信号260分配到值00…00。在这种情况下，电压控制信号260使得倍压器电路106跳过切换时钟信号的一或多个时钟周期来减小数字输入电源电压156。

[0061] 如上文图1中所论述，倍压器电路106将模拟输入电源电压154按数字因数比例调整，例如大约二倍，以提供数字输入电源电压156。在图2中所示的示范性实施例中，倍压器电路106提供切换时钟信号来将一或多个切换电容器电路启动(即充电)和/或关闭(即放电)以提供数字输入电源电压156。当启动时，一或多个切换电容器电路存储来自模拟输入电源电压154的能量，且当关闭时，将此存储能量放电以提供数字输入电源电压156。在一些情况下，例如当电压控制信号260是值00…00时，倍压器电路106可跳过切换时钟信号的一或多个时钟周期以减小数字输入电源电压156来稳定在PVT变化时的TDC 112的分辨率。

[0062] 示范性倍压器电路

[0063] 图3说明可实施于根据本公开的示范性实施例的ADPLL内的第一示范性倍压器电路的框图。如图3中所示，倍压器电路300将模拟输入电源电压154按数字因数比例调整所述以提供数字输入电源电压156。倍压器电路300可包含控制逻辑电路302、振荡器电路304以及可切换电容器电路306。倍压器电路300可表示倍压器电路106的示范性实施例。

[0064] 控制逻辑电路302对电压控制信号260进行解码以提供振荡器电路控制信号350。在图3中所示的示范性实施例中，控制逻辑电路302包含一或多个逻辑栅，举例而言，例如一或多个逻辑与(AND)栅、一或多个逻辑或(OR)栅、一或多个逻辑反相器栅、一或多个逻辑与非(NAND)栅、一或多个逻辑或非(NOR)栅或其任何组合，从而对电压控制信号260进行解码以提供振荡器电路控制信号350。举例来说，根据上表1，当电压控制信号260是00…00时，一或多个逻辑栅提供处于第一逻辑电平(举例而言，例如逻辑0)逻辑0的振荡器电路控制信号
350。另外在此实例中，举例而言，当电压控制信号260介于11…11与00…01之间时，一或多个逻辑栅提供处于第二逻辑电平(举例而言，例如逻辑1)的振荡器电路控制信号350。

[0065] 振荡器电路304在振荡器电路控制信号处于第一逻辑电平时提供切换时钟信号352或在振荡器电路控制信号350处于第二逻辑电平时跳过切换时钟信号352的一或多个时钟周期。在示范性实施例中，振荡器电路304可包含反馈振荡器，举例而言，例如RC振荡器电路、LC振荡器电路或晶体振荡器电路；负抗性振荡器，举例而言，例如克莱普振荡器(Clapp oscillator)、考毕兹振荡器(Colpitts oscillator)、哈脱莱振荡器(Hartley oscillator)、皮尔斯振荡器(Pierce oscillator)或维恩桥接振荡器(Wien bridge oscillator)；或张驰振荡器，举例而言，例如多谐发生器、环形振荡器或延迟线振荡器。使用如图3中所示的切换时钟信号352的增强视图来描述振荡器电路304的操作。如切换时钟信号352的增强视图中所示，当振荡器电路304处于第一逻辑电平时，切换时钟信号352在第一逻辑电平354(举例而言，例如逻辑0)与第二逻辑电平356(举例而言，例如逻辑1)之间切换。否则，当振荡器电路304处于第二逻辑电平时，切换时钟信号352跳过一或多个时钟跳过周期358。如切换时钟信号352的增强视图中另外说明，在一或多个时钟跳过周期358期间，切换时钟信号352处于第一逻辑电平354。

[0066] 可切换电容器电路306根据切换时钟信号352来将模拟输入电源电压154按比例调整以提供数字输入电源电压156。在图3中所示的示范性实施例中，可切换电容器电路306包含一或多个可切换电容器以提供数字输入电源电压156。当处于第二逻辑电平356时，切换时钟信号352对一或多个可切换电容器启动(即充电)和/或当处于第一逻辑电平354时，切换时钟信号352对一或多个可切换电容器关闭(即放电)以提供数字输入电源电压156。当依靠模拟输入电源电压154启动时，一或多个可切换电容器存储能量，且当关闭时对此存储能量放电以提供处于其当前电压电平的数字输入电源电压156。在一些情况下，在一或多个时钟跳过周期358时，切换时钟信号352对一或多个可切换电容器关闭(即放电)以减小数字输入电源电压156历经一或多个时钟跳过周期358的持续时间。

[0067] 图4说明可实施于根据本公开的示范性实施例的ADPLL内的第二示范性倍压器电路的框图。倍压器电路400将模拟输入电源电压154按数字因数比例调整以提供数字输入电源电压156。倍压器电路400可包含控制逻辑电路302、多相振荡器电路402以及可切换电容器电路404.1至可切换电容器电路404.k。倍压器电路400可表示倍压器电路106的示范性实施例。

[0068] 当振荡器电路控制信号350处于第一逻辑电平时，多相振荡器电路402提供切换时钟信号(举例而言，例如切换时钟信号352)的多个相位452.1至452.k，或当振荡器电路控制信号350处于第二逻辑电平时，多相振荡器电路402跳过切换时钟信号的多个相位452.1至相位452.k的一或多个时钟周期。在图4中所示的示范性实施例中，切换时钟信号的多个相位452.1至452.k偏移达大约在示范性实施例中，切换时钟信号的多个相位452.1至452.k包含切换时钟信号的多个相位452.1和452.2。在此示范性实施例中，切换时钟信号的多个相位452.1和452.2偏移达大约同样，在图4中所示的示范性实施例中，切换时钟信号的多个相位452.1至452.k表示切换时钟信号多个相位452.1至452.k的差分。在此示范性实施例中，切换时钟信号的多个相位452.1至452.k包含切换时钟信号的多个相位452.1(+)至452.k(+)以及切换时钟信号的其互补多个相位452.1(-)至452.k(-)，所述补充多相自切换时钟信号的多个相位452.1(+)到452.k(+)偏移达大约π。

[0069] 可切换电容器电路404.1至可切换电容器电路404.k根据切换时钟信号的452.1至452.k来将模拟输入电源电压154按比例调整以提供数字输入电源电压156。在图3中所示的示范性实施例中，可切换电容器电路404.1至可切换电容器电路404.k中的每一个包含一或多个可切换电容器以提供数字输入电源电压156。当处于第二逻辑电平(例如逻辑1)时，切换时钟信号的多个相位452.1至452.k使其对应可切换电容器电路404.1至可切换电容器电路404.k的一或多个可切换电容器启动(即充电)和/或当处于第一逻辑电平(例如逻辑0)时，切换时钟信号的多个相位452.1至452.k使其对应可切换电容器电路404.1至可切换电容器电路404.k的一或多个可切换电容器关闭(即放电)。在一些情况下，当切换时钟信号的多个相位452.1至452.k的一或多个时钟周期已响应于多相振荡器电路402停用而跳过时，切换时钟信号的多个相位452.1至452.k使其对应的可切换电容器电路404.1至可切换电容器电路404.k关闭(即放电)。在这些情况下，可切换电容器电路404.1至可切换电容器电路
404.k的一或多个可切换电容器的此放电减小数字输入电源电压156。

[0070] 电子优化平台的示范性操作

[0071] 图5说明为补偿根据本公开的示范性实施例的ADPLL内的工艺、电压以及温度(PVT)变化的ADPLL的示范性操作的流程图。本公开的实施例不限于此可操作描述。相反，相关领域的普通技术人员将将显而易见其它操作控制流程属于本公开的实施例的范围和精神内。以下论述描述用于补偿工艺、电压以及温度(PVT)变化的ADPLL，举例而言，例如ADPLL 100和/或ADPLL 200的示范性操作流程500。

[0072] 在操作502处，示范性操作流程500估算ADPLL的时间数字转换器(TDC)的分辨率。在示范性实施例中，示范性操作流程500可使用在不脱离本公开的实施例的精神和范围的情况下，将为相关领域的技术人员显而易见的任何公认估算机制来估算可估算的TDC的分辨率。此公认估算机制可包含如2008年6月5日申请的美国专利申请第12/134,081号，现美国专利第8,830,001号中所述的机制，所述申请以全文引用的方式并入本文中。

[0073] 在操作504处，示范性操作流程500确定操作502中估算的TDC的分辨率是否大于或等于TDC的目标分辨率。当操作502中所估算的TDC小于TDC的目标分辨率时，示范性操作流程500行进到操作506。否则，当操作502中所估算的TDC大于或等于TDC的目标分辨率时，示范性操作流程500行进到操作508。

[0074] 在操作506处，示范性操作流程500提供在第一逻辑电平(例如逻辑0)与第二逻辑电平(例如逻辑1)之间切换的切换时钟信号，举例而言，例如切换时钟信号352或切换时钟信号的多个相位452.1至452.k。

[0075] 在操作508处，当操作502中所估算的TDC大于或等于TDC的目标分辨率时，示范性操作流程500跳过切换时钟信号的一或多个时钟周期。

[0076] 在操作510处，示范性操作流程500根据切换时钟信号来对一或多个切换电容器电路，举例而言，例如可切换电容器电路306或可切换电容器电路404.1至可切换电容器电路404.k进行充电和/或放电。当切换时钟信号处于第一逻辑电平(例如逻辑0)时，示范性操作流程500使一或多个切换电容器电路放电来增大第一模拟电源电压，举例而言，例如数字输入电源电压156，且当切换时钟信号处于第二逻辑电平(例如逻辑1)时，示范性操作流程500使用第二模拟电源电压(举例而言，例如模拟输入电源电压154)来对一或多个切换电容器电路进行充电。在示范性实施例中，当切换时钟信号从操作506处于第一逻辑电平持续一或多个时钟周期的持续时间时，示范性操作流程500使一或多个切换电容器电路放电，已跳过所述一或多个时钟周期来调节数字输入电源电压来稳定在PVT变化时的TDC的分辨率。

[0077] 结论

[0078] 前述实施方式公开一种锁相环路(PLL)。PLL包含时间数字转换器(TDC)、校准电路以及数字振荡器。TDC测量第一信号的相位与第二信号的相位之间的相位误差差值。校准电路估算TDC的分辨率并将TDC的估算分辨率与目标分辨率进行比较。当TDC的估算分辨率小于目标分辨率时，倍压器电路根据切换时钟信号来对一或多个可切换电容器进行充电或放电以提供电源电压，以及当TDC的估算分辨率大于或等于目标分辨率时，倍压器电路跳过切换时钟信号的一或多个周期来减小电源电压。TDC接收来自电源电压的可操作电力。数字振荡器响应于相位误差差值而提供第二信号。

[0079] 根据一些实施例，所述的锁相环路，进一步包括：数字低通滤波器，配置成响应于所述相位误差差值而提供调谐信号，其中所述数字振荡器配置成响应于所述调谐信号而调整所述第二信号的频率及/或所述第二信号的所述相位。

[0080] 根据一些实施例，其中所述倍压器电路包括：控制逻辑电路，配置成当所述时间数字转换器的所述分辨率小于所述目标分辨率时提供处于第一逻辑电平的振荡器电路控制信号及当所述时间数字转换器的所述分辨率大于或等于所述目标分辨率时提供处于第二逻辑电平的振荡器电路控制信号，振荡器电路，配置成当所述振荡器电路控制信号处于所述第一逻辑电平时提供所述切换时钟信号及当所述振荡器电路控制信号处于所述第二逻辑电平时中止提供所述切换时钟信号，以及可切换电容器电路，配置成当所述切换时钟信号处于所述第一逻辑电平时对一或多个可切换电容器进行充电或放电来提供所述电源电压，及当所述切换时钟信号处于所述第二逻辑电平时对所述一或多个可切换电容器进行放电来减小所述电源电压。

[0081] 根据一些实施例，其中当所述振荡器电路被配置成中止提供所述切换时钟信号时，所述切换时钟信号处于所述第二逻辑电平。

[0082] 根据一些实施例，所述的锁相环路，进一步包括：校准电路，配置成基于所述相位误差差值而提供电压控制信号，所述电压控制信号指示所述时间数字转换器的所述估算分辨率与用于所述时间数字转换器的所述目标分辨率之间的比率。

[0083] 根据一些实施例，其中所述电源电压为数字输入电源电压，以及其中所述倍压器电路被配置成将模拟输入电源电压按一数字因数比例调整来提供所述数字输入电源电压。

[0084] 根据一些实施例，其中所述数字因数为2。

[0085] 根据一些实施例，所述的锁相环路，进一步包括：数字除法电路，配置成以数字方式分割所述第二信号以提供时钟信号，其中所述时间数字转换器被配置成测量所述第一信号的所述相位与所述时钟信号的相位之间的相位误差差值。

[0086] 前述实施方式还公开一种用于补偿锁相环路(PLL)内的工艺、电压以及温度(PVT)变化的方法。方法包含测量第一信号的相位与第二信号的相位之间的相位误差差值，基于相位误差差值来通过PLL估算时间数字转换器(TDC)的分辨率，当TDC的估算分辨率小于目标分辨率时产生切换时钟信号，切换时钟信号在第一逻辑电平与第二逻辑电平之间切换，当TDC的估算分辨率大于或等于目标分辨率时，跳过切换时钟信号的一或多个时钟周期，切换时钟信号处于第一逻辑电平持续切换时钟信号的一或多个时钟周期的持续时间，当切换时钟信号处于第一逻辑电平时使一或多个切换电容器电路放电；以及当切换时钟信号处于第二逻辑电平时对一或多个切换电容器电路进行充电。

[0087] 前述实施方式还公开一种用于补偿锁相环路内的工艺、电压以及温度变化的方法，所述方法包括：通过所述锁相环路来测量第一信号的相位与第二信号的相位之间的相位误差差值；通过所述锁相环路基于所述相位误差差值利用所述锁相环路来估算时间数字转换器的分辨率；当所述时间数字转换器的所述估算分辨率小于目标分辨率时，通过所述锁相环路产生切换时钟信号，所述切换时钟信号在第一逻辑电平与第二逻辑电平之间切换；当所述时间数字转换器的所述估算分辨率大于或等于目标分辨率时，通过所述锁相环路跳过所述切换时钟信号的一或多个时钟周期，所述切换时钟信号处于所述第一逻辑电平持续所述切换时钟信号的所述一或多个时钟周期的持续时间；当所述切换时钟信号处于所述第一逻辑电平时，通过所述锁相环路对一或多个切换电容器电路进行放电；以及当所述切换时钟信号处于所述第二逻辑电平时，通过所述锁相环路对所述一或多个切换电容器电路进行充电。

[0088] 根据一些实施例，其中所述充电包括：当所述切换时钟信号处于所述第二逻辑电平时，利用第一电源电压对所述一或多个切换电容器电路进行充电。

[0089] 根据一些实施例，其中所述放电包括：当所述切换时钟信号处于所述第二逻辑电平时，对所述一或多个切换电容器电路进行放电以提供第二电源电压。

[0090] 根据一些实施例，其中所述放电进一步包括：在所述切换时钟信号的所述一或多个时钟周期的所述持续时间中对所述一或多个切换电容器电路进行放电以减小所述第二电源电压。

[0091] 根据一些实施例，其中在所述切换时钟信号的所述一或多个时钟周期的所述持续时间中对所述一或多个切换电容器电路进行所述放电包括：在所述切换时钟信号的所述一或多个时钟周期的所述持续时间中对所述一或多个切换电容器电路进行放电来减小所述第二电源电压以补偿所述锁相环路内的所述工艺、电压以及温度变化。

[0092] 根据一些实施例，所述的用于补偿锁相环路内的工艺、电压以及温度变化的方法，进一步包括：通过所述锁相环路将所述第二电源电压提供到所述时间数字转换器。

[0093] 前述实施方式另外公开一种用于补偿锁相环路(PLL)内的工艺、电压以及温度(PVT)变化的系统。系统包含时间数字转换器(TDC)、振荡器以及一或多个可切换电容器。TDC测量第一信号的相位与第二信号的相位之间的相位误差差值。当TDC的分辨率小于TDC的目标分辨率时，振荡器经启用来产生切换时钟信号，所述切换时钟信号在第一逻辑电平与第二逻辑电平之间切换，以及当TDC的分辨率大于或等于TDC的目标分辨率时，振荡器经停用以跳过切换时钟信号的一或多个时钟周期，切换时钟信号处于第一逻辑电平持续切换时钟信号的一或多个时钟周期的持续时间。当切换时钟信号处于第一逻辑电平时，对一或多个可切换电容器放电，以及当切换时钟信号处于第二逻辑电平时，对一或多个可切换电容器进行充电以提供电源电压。TDC接收来自电源电压的可操作电力。

[0094] 前述实施方式另外公开一种用于补偿锁相环路内的工艺、电压以及温度变化的系统，其特征在于，所述系统包括：时间数字转换器，配置成测量第一信号的相位与第二信号的相位之间的相位误差差值；振荡器，被配置成：能够在所述时间数字转换器的分辨率小于用于所述时间数字转换器的目标分辨率时产生切换时钟信号，所述切换时钟信号在第一逻辑电平与第二逻辑电平之间切换，及当所述时间数字转换器的所述分辨率大于或等于所述时间数字转换器的所述目标分辨率时，停用以跳过所述切换时钟信号的一或多个时钟周期，所述切换时钟信号处于所述第一逻辑电平持续所述切换时钟信号的所述一或多个时钟周期的持续时间；以及一或多个可切换电容器，被配置成当所述切换时钟信号处于所述第一逻辑电平时放电及当所述切换时钟信号处于所述第二逻辑电平时进行充电以提供电源电压，其中所述时间数字转换器被进一步配置成接收来自所述电源电压的可操作电力。

[0095] 根据一些实施例，所述的用于补偿锁相环路内的工艺、电压以及温度变化的系统，进一步包括：校准电路，被配置成基于所述相位误差差值来估算所述时间数字转换器的所述分辨率。

[0096] 根据一些实施例，其中当所述切换时钟信号处于所述第二逻辑电平时，所述一或多个可切换电容器被配置成利用第二电源电压进行充电。

[0097] 根据一些实施例，其中所述一或多个可切换电容器被配置成将所述第二电源电压按一数字因数比例调整以提供所述电源电压。

[0098] 根据一些实施例，其中所述数字因数为2。

[0099] 根据一些实施例，所述的用于补偿锁相环路内的工艺、电压以及温度变化的系统，进一步包括：数字振荡器，配置成响应于所述相位误差差值而提供所述第二信号。

[0100] 前述实施方式参考附图以说明与本公开的实施例一致的示范性实施例。前述实施方式中对“示范性实施例”的提及指示所描述的示范性实施例可包含特定特征、结构或特性，但每个示范性实施例可能未必包含所述特定特征、结构或特性。此外，此类短语未必指代相同的示范性实施例。此外，无论是否明确描述，可相对于其它示范性实施例的特征、结构或特性独立地或以任何组合方式包含结合示范性实施例描述的任何特征、结构或特性。

[0101] 前述实施方式并不意味限制。相反，仅根据以下申请专利范围及其等效物限定本公开的实施例的范围。应了解，前述实施方式而非发明摘要意欲用以解释申请专利范围。发明摘要章节可阐述本公开的一或多个(但非全部)示范性实施例，且因此并不意欲以任何方式限制本公开的实施例及以下申请专利范围及其等效物。

[0102] 已出于说明性目的提供前述实施方式内描述的示范性实施例，且并不意欲限制。其它示范性实施例是可能的，且可在保持处于本公开的实施例的精神和范围内的情况下对示范性实施例进行修改。前述实施方式已借助于说明特定功能及其关系的实施方案的功能构建块来描述。为了便于描述，本文任意地限定这些功能构建块的边界。只要适当地执行指定功能及其关系，便可界定替代的边界。

[0103] 本公开的实施例可以硬件、固件、软件或其任何组合实施。本公开的实施例也可实施为存储于机器可读媒体上的指令，所述指令可由一或多个处理器读取和执行。机器可读媒体可包含用于存储或传输信息的任何机制，所述信息呈可由机器(例如，计算电路)读取的形式。举例来说，机器可读媒体可包含非暂时性机器可读媒体，例如只读存储器(read only memory，ROM)、随机存取存储器(random access memory，RAM)、磁盘存储媒体(magnetic disk storage media)、光学存储媒体(optical storage media)、快闪存储装置(flash memory devices)；以及其它类似物。作为另一实例，机器可读媒体可包含瞬时性机器可读媒体，例如电力、光学、声学或其它形式的传播信号(例如载波、红外信号、数字信号等)。另外，固件、软件、常式、指令可在本文中被描述为执行某些动作。然而，应了解，此类描述仅仅出于方便起见，且此类动作事实上由计算装置、处理器、控制器或执行固件、软件、常式、指令等的其它装置引起。

[0104] 前述实施方式充分揭露本公开的实施例的一般性质，使得他人可在不脱离本公开的实施例的精神和范围的情况下通过应用相关领域技术人员的知识来针对各种应用轻松修改和/或调适此类示范性实施例而无不当实验。因此，此类调适和修改意欲属于基于本文呈现的教示和指导的示范性实施例的含义和多个等效物内。应理解，本文的措辞或术语用于描述而非限制目的，使得本说明书的术语或措辞由相关技术的技术人员根据本文中的教示进行解释。

标题	发布/更新时间	阅读量
锁相环-专利编号CN103718464A	2020-05-12	724
锁相环路-专利编号CN108988852A	2020-05-11	56
锁相环-专利编号CN101849359B	2020-05-12	129
锁相环-专利编号CN103297041A	2020-05-12	208
锁相环-专利编号CN101849359A	2020-05-13	326
锁相环-专利编号CN103718464B	2020-05-11	817
锁相环-专利编号CN103795409A	2020-05-11	397
锁相环-专利编号CN101882928A	2020-05-13	439
锁相环-专利编号CN1679238A	2020-05-11	882
锁相环-专利编号CN101882928B	2020-05-13	830

锁相环路

锁相环路

技术领域

背景技术

发明内容

附图说明

具体实施方式

IPRDB

热门服务

关于我们

友情链接

联系方式