对时钟生成的需求和应用是非常普遍的。时钟生成可以使用锁相环 (PLL)电路来实现。PLL电路一般采用参考信号，例如系统时钟，将它 与反馈信号进行比较，并响应其而生成误差信号。误差信号驱动压控振荡 器(VCO)，产生输出时钟信号。输出时钟信号还被缩放(一般利用除法 器来进行)，以产生和参考信号进行比较的反馈信号。除法器的除数设置 设定了参考时钟信号和输出时钟信号之间的频率比。例如，如果将除数设 置为3，则输出时钟信号将具有3倍于参考信号的频率。
利用合适的相位比较器设计，PLL电路可消除或显著减少参考信号和 输出信号之间的时间偏移(skew)。消除偏移在例如但不局限于现代微处 理器的I/O接口时序规范之类的一些应用中是非常关键的。
近年来，随着PLL参考频率的增长，时钟传递延迟(以及因此而发生 的PLL反馈延迟)也在增长。这两个因素可能会导致PLL性能降级。另 外，时钟传递可能在延迟上超过若干输出时钟周期。可能对时钟传递串联 地加入了其他结构，从而导致了更长的反馈回路延迟。这些结构可包括时 钟拉伸/收缩可测性设计(DFT)、时钟对电源的敏感性的调制、PLL相 位-频率检测器输出滤波(“截断(chopping)”)等等。
一种用来缓解增长的时钟传递延迟这一问题的方法是降低PLL电路的 参考频率。然而，这导致了高合成比，而这可能需要大滤波电容器。另一 种方法可使得目标内部时钟与外部参考源不对齐。然而，这可能是以时钟 域上更局促的时序余量为代价的，或者需要异步时序变换。

根据本发明的一个方面，提供了一种锁相环系统，包括：锁相环组 件，用于基于参考时钟信号和反馈时钟信号，输出第一信号；时钟传递网 络，用于基于从所述锁相环组件输出的所述第一信号，传递时钟信号，其 中所述时钟传递网络在所述锁相环组件的反馈路径的外部；和延迟锁定环 组件，用于调整所述时钟传递网络所传递的所述时钟信号，其中所述延迟 锁定环组件包括相位检测器和可变延迟电路，所述相位检测器用于将调整 信号输出到所述可变延迟电路，并且所述相位检测器将从所述可变延迟电 路输出的信号与所述时钟传递网络所传递的所述时钟信号相比较，以确定 所述调整信号，其中所述可变延迟电路被设置在所述锁相环的反馈路径外 部。
根据本发明的另一个方面，提供了一种锁相环系统，包括：锁相环组 件，用于输出第一时钟信号；时钟传递网络，用于基于从所述锁相环组件 输出的所述第一时钟信号，提供第二时钟信号，其中所述时钟传递网络在 所述锁相环组件的反馈路径的外部；和延迟锁定环组件，用于调整所述第 二时钟信号的时序，其中所述延迟锁定环组件包括相位检测器和可变延迟 电路，所述相位检测器用于将调整信号输出到所述可变延迟电路，并且其 中所述可变延迟电路将所述第二时钟信号与所述锁相环组件的反馈时钟信 号对齐，其中所述可变延迟电路被设置在所述锁相环的反馈路径外部。
根据本发明的一个方面，提供了一种一种锁相环系统，包括：锁相环 组件，用于基于参考时钟信号和反馈时钟信号，输出第一信号；时钟传递 网络，用于基于从所述锁相环组件输出的所述第一信号，传递时钟信号， 其中所述时钟传递网络在所述锁相环组件的反馈路径的外部；和延迟锁定 环组件，用于调整所述时钟传递网络所传递的所述时钟信号，其中所述延 迟锁定环组件包括相位检测器和可变延迟电路，所述相位检测器用于将调 整信号输出到所述可变延迟电路，并且其中所述可变延迟电路将所述时钟 传递网络所传递的所述时钟信号与所述反馈时钟信号对齐，其中所述可变 延迟电路被设置在所述锁相环的反馈路径外部。

当结合附图阅读时，从下面对示例性实施例的详细说明和权利要求， 可更好地理解本发明，这些附图、实施例和权利要求都是本发明所公开的 内容的一部分。尽管下面所叙述和图示的公开内容集中在公开本发明的示 例性实施例上，但是应清楚地理解到这种公开只是说明性和示例性的，本 发明并不局限于此。
下面是对附图的简单说明，其中相似的标号代表相似的元件，并且其 中：
图1是根据一种设置的示例性时钟系统的电路图；
图2A是根据一种设置的示例性时钟系统的电路图；
图2B是图2A的电路图的时序图；
图3是示出了当锁相环电路的反馈延迟增长时该电路的衰减因子的降 级的图形；
图4A是根据本发明的实施例的示例性时钟系统的电路图；
图4B是图4A的电路图的时序图；
图5A是根据本发明的实施例的示例性时钟系统的电路图；
图5B是图5A的电路图的时序图；
图6是根据本发明的实施例的示例性时钟系统的电路图；
图7A是根据本发明的实施例的示例性时钟系统的电路图；
图7B是图7A的电路图的时序图；以及
图8是结合本发明的多个实施例的示例性系统的框图。

在下面的详细描述中，相似的标号和符号可用来在不同的图中表示相 同的、相应的或类似的组件。尽管本发明的实施例可能是针对示例性电路 来描述的，但是这些电路的实现可以若干方式中的任一种方式来实现，包 括但不局限于逻辑电路、设置在微芯片或集成电路中的电路元件、以及各 个功能的软件实现。这些实现中的每一种实现都处于本发明的范围之内。 本发明的实施例还可能是针对输入到不同电路组件或从其输出的信号来描 述的。应该理解到，当所述讨论标识出一个信号时，该信号可能在信号线 或者相似类型的结构上传输。而且，术语“信号”还可对应于附图中示出 的信号线。另外，公知的电源/接地以及到元件的地址连接可能未在附图中 示出，以简化图示和讨论，从而避免混淆本发明。
图1示出了根据一种设置的时钟系统10。其他的设置也是可能的。时 钟系统10包括相位频率检测器(PFD)20，电荷泵(CP)30、压控振荡 器(VCO)40、时钟传递树50(以下也称为时钟传递网络)以及除N (divide-by-N)计数器60(以下也称为除N电路)。参考时钟信号12施 加到相位频率检测器20的输入端。参考时钟信号12可由外部时钟源提 供。即，该时钟源可以位于包含时钟系统10的微芯片或集成电路的外 部。反馈时钟信号62也可施加到相位频率检测器20的输入端。相位频率 检测器20基于参考时钟信号12和反馈时钟信号62，生成信号79和信号 83。信号79施加到反相器电路22的输入端，该反相器电路提供上行信号 26。信号83施加到反相器电路24的输入端，该反相器电路提供下行信号 28。上行信号26和下行信号28施加到电荷泵30的输入端。即，相位频率 检测器20将参考时钟信号12的相位与反馈时钟信号62进行比较，并将上 行信号26和下行信号28提供给电荷泵30的输入端。上行和下行信号 26、28分别指示电荷泵30的正、负电荷极性。电荷泵30将数字输入转换 (即基于上行和下行信号26和28产生压控信号32)为模拟电流(或信 号)，该模拟电流然后由回路滤波器进行积分，以生成压控信号32。压控 信号32施加到VCO 40，用于改变VCO时钟信号45的频率，该VCO时 钟信号45被输入到时钟传递树50。
时钟传递树50产生信号52，该信号被施加到除N计数器60，除N计 数器60然后产生反馈时钟信号62。时钟传递树50所产生的信号52还成 为将被输入到微芯片或集成电路上的状态机(或其他元件/组件)的时钟信 号。如上所述，反馈时钟信号62被施加到相位频率检测器20的输入端。
还可在电荷泵30和压控振荡器40之间设置一个滤波器，例如二阶滤 波器。该二阶滤波器可包括电阻器34和接地的电容器36。也可使用其他 类型的滤波器。上行信号26和下行信号28对电容器36进行充电或放电。 这随后降低或升高了施加到VCO 40的压控信号32的电压。VCO 40确定 VCO时钟信号45的频率输出。换句话说，上行信号26和下行信号28被 用来确定VCO 40的频率输出。
相位频率检测器20生成上行信号26和下行信号28之间的相位差，该 相位差基本等于参考时钟信号12和反馈时钟信号62之间的相位差。具体 地说，参考时钟信号12和反馈信号62之间的相位差被上行和下行信号26 和28的持续时间之间的差所复制和体现。如果反馈时钟信号62慢于参考 时钟信号12(即反馈时钟信号拖后)，则上行信号26的持续时间可大于 下行信号28的持续时间。这提高了VCO时钟信号45的频率。另一方 面，如果反馈时钟信号62快于参考时钟信号12(即反馈时钟信号领 先)，则下行信号28的持续时间可大于上行信号26的持续时间。这降低 了VCO时钟信号45的频率。
图2A是根据一种设置的示例性时钟系统100的电路图。其他设置也 是可能的。图2A示出了锁相环(PLL)电路110，其接收参考时钟信号 (示出为refclk)和反馈时钟信号(示出为fbclk)。refclk信号可对应于 参考时钟信号12(图1)，而fbclk信号可对应于反馈时钟信号62(图 1)。refclk信号可从被输入到逻辑与(AND)门105的总线时钟信号(示 出为bclk)获得。总线时钟信号也可称为系统时钟信号。逻辑与门105的 另一个输入端可耦合到高(HIGH)电压源。与参考图1所讨论的设置相 类似，PLL电路110基于fbclk信号和refclk信号，沿着信号线115(对应 于节点A)输出一个信号(示出为earlyclk)。earlyclk信号可被输入到除 N电路130，该电路随后产生沿着信号线135反馈到逻辑与门140的信 号。另外，信号线115上(节点A处)的earlyclk信号可被输入到时钟传 递网络(概括地示出为元件120)。时钟传递网络120所产生的(一个或 多个)信号成为将被输入到微芯片或集成电路上的状态机(或其他元件/组 件)的核心时钟信号。节点B代表该核心信号在管芯上的一个使用点。节 点B处的这一时钟信号然后可作为核心时钟信号(示出为coreclk)沿着信 号线125反馈到逻辑与门140的另一个输入端。逻辑与门140执行输入信 号的逻辑与运算，并将反馈信号(示出为fbclk)输出到PLL电路110。
然而，在PLL回路设计期间可能会忽略时钟传递延迟。因此，该延迟 存在于PLL反馈回路中，并可由本发明的示例性实施例所校正。
图2B是示出了图2A的各种信号在一段时间上的时序图。例如，图 2B示出了被输入到PLL电路110的总线时钟(bclk)信号和反馈(fbclk) 信号。图2B还示出了节点A处的信号(即earlyclk信号)和节点B处的 信号(即coreclk信号)。节点A和节点B处的信号的差代表了反馈延迟 (例如时钟传递网络120所引起的延迟)。在此示例中，反馈由TAB表 示，其小于1个核心周期。
图3是示出了当PLL的反馈延迟变得越来越长时其衰减因子降级的图 形。即，衰减因子可随着延迟变长而变低。系统可变得越来越衰减不足。 衰减不足的PLL系统可能会更具振荡性，因而在响应输入相位时抖动得更 厉害，或者产生噪声。
如上所述，近年来，随着PLL参考频率的提高，时钟传递延迟(以及 因此而产生的PLL反馈延迟)也在增加。即，因为时钟传递网络正变得更 长，所以相位调整量在增长。随着延迟的增长，PLL需要消除更大范围的 偏移。如果PLL需要消除范围大于半个参考周期的偏移，则PLL的性能 会降级。
本发明的实施例可提供一种方法和装置，以生成内部时钟并消除内部 时钟的偏移，同时可调节长时钟传递延迟。时钟传递可包含在PLL反馈回 路外部。作为一个示例，(将要被消除偏移的)PLL回路延迟可包括来自 VCO输出、通过任意的缓冲器和时钟DFT、通过相位检测器和通过电荷 泵的延迟量。本发明的实施例可使用延迟锁定环来消除内部时钟的偏移。 本发明的实施例可提供短PLL反馈，从而避免回路不稳定性。所述延迟锁 定环可将内部点(或节点)与外部参考对齐。本发明的实施例还可具有1 个核心时钟周期的总的延迟锁定环(DLL)范围。所述延迟线路控制可受 控于VCO模拟控制，以实现最大的动态范围(即，在VCO的频率范围上 可操作)。
图4A是根据本发明的示例性实施例的时钟系统200的电路图。其他 实施例和配置也处于本发明的范围之内。图4A的时钟系统200包括PLL 组件和延迟锁定环(DLL)组件。例如，PLL组件可执行频率调制/修正 (例如频率乘法器)，而DLL组件可执行相位对齐(例如偏移消除)。 PLL组件可包括PLL电路110，而DLL组件可包括相位检测器(PD)210 和可变延迟电路220。
在图4A的时钟系统200中，反馈延迟包括可变延迟(示出为可变延 迟电路220)。该可变延迟可具有上至2个核心时钟周期的范围。通过改 变可变延迟，时钟传递网络120的核心时钟输出可与外部时钟(即bclk信 号)对齐。这一改变可由包含可变延迟电路220和(比较核心时钟信号和 PLL参考时钟信号的)相位检测器210的DLL组件所实现。如下面将要描 述的，相位检测器210比较两个输入信号(即，核心时钟信号和PLL参考 时钟信号)，并沿着信号线215向可变延迟电路220提供输出信号(以下 也称为调整信号)。从而可基于从相位检测器210接收的调整信号，改变 可变延迟电路220的输出。换句话说，相位检测器210改变所述可变延 迟，直到相位检测器210的输入被对齐。
在图4A中，按照与上面参考图2A所讨论的类似方式，PLL电路110 接收参考时钟信号(示出为refclk)和反馈时钟信号(示出为fbclk)。 即，总线时钟信号(示出为bclk)可被输入到逻辑与门105。逻辑与门 105的另一个输入端可耦合到高电压源。基于refclk信号和fbclk信号， PLL电路110沿着信号线117(对应于节点A)向时钟可测性设计电路 (或时钟DFT电路)230输出一个信号。时钟DFT电路230代表在时钟信 号传播中加入了延迟的电路元件。这些延迟可以是时钟传递网络120之外 的延迟。时钟DFT电路230沿着信号线235将早期时钟信号(示出为 earlyclk)输出到时钟传递网络120。如上所述，时钟传递网络120所产生 的信号成为将被输入到微芯片或集成电路上的状态机(或其他元件/组件) 的时钟信号。节点B处的核心时钟信号可被输入到除N电路130。除N电 路130将得到的信号沿着信号线137输出到逻辑与门140的一个输入端。
相位检测器210从可变延迟电路220接收两个输入，即核心时钟信号 和反馈时钟信号。基于这些输入信号，相位检测器210沿着信号线215将 调整信号输出到可变延迟电路220。可变延迟电路220还接收节点A处的 时钟信号作为它的一个输入。可变延迟电路220从而基于沿着信号线215 从相位检测器210接收的调整信号，调整沿着信号线225反馈到逻辑与门 140的时钟信号。逻辑与门140执行信号线137和225的反馈信号的逻辑 与运算，并输出反馈(fbclk)信号到PLL电路110。换句话说，节点A处 的信号(以及因而产生的核心时钟信号)可被时间调制，直到节点B处的 信号与反馈时钟信号对齐。在本实施例中，可变延迟电路220位于PLL回 路中。因此，当DLL组件锁定时，PLL组件也可锁定。
图4B示出了图4A的各种信号在一段时间上的时序图。例如，图4B 示出了输入到PLL电路110的总线时钟(bclk)信号和反馈(fbclk)信 号。图4B还示出了节点A处的信号、earlyclk信号以及节点B处的信号 (即coreclk信号)。节点A和节点B处的信号的差代表前向延迟(例如 由时钟DFT电路230和时钟传递网络120所引起的延迟)。如图所示，节 点A和节点B之间的前向延迟(TAB)远大于1个核心时钟周期。在此示 例中，反馈小于1个核心周期。
图5A是根据本发明的示例性实施例的时钟系统300。其他实施例和 配置也处于本发明的范围之内。图5A的时钟系统300也包括PLL组件和 DLL组件。如下面将要描述的，相位检测器(PD)210可比较两个输入时 钟，并沿着信号线215向可变延迟电路220提供调整信号。可变延迟电路 220因而可基于沿着信号线215从相位检测器210接收的调整信号，调整 输出到时钟DFT电路230的信号。即，DLL组件(包括可变延迟电路 220)可改变所述可变延迟，以使得时钟传递网络120的输出与外部时钟 (即bclk信号)对齐。在此实施例中，可变延迟电路220设置在PLL反馈 回路外部。因此，DLL的操作可独立于PLL组件。
在图5A中，按照与上面参考图2A所讨论的类似方式，PLL电路110 接收参考时钟信号(示出为refclk)和反馈时钟信号(示出为fbclk)。 即，总线时钟信号可被输入到逻辑与门105。逻辑与门105的另一个输入 端可耦合到高电压源。基于refclk信号和fbclk信号，PLL电路110沿着信 号线117(对应于节点A)将一个信号输出到可变延迟电路220。可变延 迟电路220沿着信号线119(对应于节点F)将一个信号输出到时钟DFT 电路230。节点A处的信号也沿着信号线118反馈到逻辑与门140的一个 输入端。时钟DFT电路230沿着信号线235将早期时钟信号(示出为 earlyclk信号)输出到时钟传递网络120。节点B处的信号可被输入到除N 电路130。除N电路130沿着信号线137将得到的信号输出到逻辑与门 140的一个输入端。
相位检测器210接收两个输入，即核心时钟信号(来自节点B)和沿 着信号线118来自节点A的反馈时钟信号。基于这些信号，相位检测器 210沿着信号线215将调整信号输出到可变延迟电路220。可变延迟电路 220从而基于沿着信号线215从相位检测器210接收的调整信号，调整输 入到时钟DFT电路230的时钟信号。逻辑与门140执行信号线137和118 的反馈信号的逻辑与运算，并输出反馈时钟(fbclk)信号到PLL电路 110。
在图5A的时钟系统300中，可变延迟位于PLL反馈回路外部。该时 钟系统的DLL组件包括相位检测器210(比较核心时钟和PLL参考时钟) 和可变延迟电路220，其具有上至2个核心时钟周期的范围。PLL和DLL 闭环操作从而可以彼此独立。
图5B示出了图5A的各种信号在一段时间上的时序图。例如，图5B 示出了输入到PLL电路110的总线时钟(bclk)信号和反馈(fbclk)信 号。图5B还示出了节点A处的信号、节点F处的信号、earlyclk信号以及 节点B处的信号(即coreclk信号)。节点A和节点B处的信号差代表前 向延迟(例如由时钟DFT电路230和时钟传递网络120所引起的延迟)。 如图所示，节点A和节点B之间的前向延迟(TAB)远大于1个核心时钟 周期。在此示例中，反馈小于1个核心周期。
图6是根据本发明的示例性实施例的时钟系统400。其他实施例和配 置也处于本发明的范围之内。图6的时钟系统400也包括PLL组件和DLL 组件。如下面将要描述的，相位检测器210可比较两个输入时钟，并沿着 信号线215向可变延迟电路220提供调整信号。图6的时钟系统400类似 于图5A所示的时钟系统300，并且额外地包括了两个除N电路(示出为 基本除N电路410和辅助除N电路420)。这两个除N电路被提供以便 PLL组件可锁定，然后基本除N电路410可发送信号到辅助除N电路 420，以同步所述组件。然后，辅助除N电路420可以在锁定阶段与基本 除N电路410一起操作。
在图6中，按照与上面参考图2A所讨论的类似方式，PLL电路110 接收参考时钟信号(示出为refclk)和反馈时钟信号(示出为fbclk)。 即，总线时钟信号可被输入到逻辑与门105。逻辑与门105的另一个输入 端可耦合到高电压源。基于refclk信号和fbclk信号，PLL电路110沿着信 号线117(对应于节点A)将一个信号输出到可变延迟电路220。可变延 迟电路220沿着信号线119(对应于节点F)将一个信号输出到时钟DFT 电路230。节点A处的信号也沿着信号线118反馈到逻辑与门140的一个 输入端。时钟DFT电路230沿着信号线235将早期时钟信号(示出为 earlyclk信号)输出到时钟传递网络120。
相位检测器210接收两个输入，即核心时钟信号(来自节点B)和沿 着信号线118来自节点A的反馈时钟信号。基于这些信号，相位检测器 210沿着信号线215将调整信号输出到可变延迟电路220。可变延迟电路 220从而基于沿着信号线215从相位检测器210接收的调整信号，调整反 馈到时钟DFT电路230的时钟信号。
节点A处(信号线117上)的信号还被输入到基本除N电路410。基 本除N电路410沿着信号线415将得到的信号输出到逻辑与门140的一个 输入端。逻辑与门140执行信号线415和118的反馈信号的逻辑与运算， 并将反馈时钟(fbclk)信号输出到PLL电路110。基本除N电路410被用 来锁定PLL。在PLL锁定之后，来自基本除N电路410的相位信息(示出 为sync_phase)沿着信号线418被发送到辅助除N电路420。在这一同步 化之后，基本除N电路410和辅助除N电路420两者都处于数字锁定阶段 中。辅助除N电路420可创建一个内部总线时钟信号，该信号用于芯片与 外部组件的I/O通信中。例如，来自辅助除N电路420的信号可与核心时 钟信号进行与运算，以生成内部总线时钟。
图7A是根据本发明的实施例的时钟系统500的电路图。其他实施例 和配置也处于本发明的范围之内。图7A的时钟系统500也包括PLL组件 和DLL组件。然而，在这一实施例中，PLL组件(即PLL电路110)从属 于DLL组件内部。即，DLL组件被设置在PLL组件的参考路径内。与上 面所讨论的相类似，DLL组件可用作偏移消除元件(或相位对齐器)，而 PLL组件可用作频率乘法器(或频率调制器)。在这一实施例中，与上述 实施例相比，DLL组件可以以较低的参考频率来操作，因而设计中所涉及 的时序更加简单。因为PLL组件的参考时钟被DLL组件所调制，所以该 PLL组件可被平移。而且，DLL和PLL组件的带宽在频率上可分开，以避 免两个回路之间不希望出现的相互影响。通过使辅助除N电路(即coreclk 除法器)发送sync_phase信号到基本除N电路(即PLL除法器)，基本 除N电路和辅助除N电路可彼此同步。
在图7A中，PLL电路110接收参考时钟信号(示出为refclk)和反馈 时钟信号(示出为fbclk)。基于refclk信号和fbclk信号，PLL电路110 沿着信号线117(对应于节点A)将一个信号输出到时钟DFT电路230。 时钟DFT电路230沿着信号线235将earlyclk信号输出到时钟传递网络 120。
节点A处(信号线117上)的信号也被输入到基本除N电路510以及 逻辑与门140的一个输入端(沿着信号线505)。基本除N电路510将得 到的信号沿着信号线515输出到逻辑与门140的一个输入端。逻辑与门 140执行信号线515和505的反馈信号的逻辑与运算，并输出反馈时钟 (fbclk)信号到PLL电路110。
核心时钟信号可在节点B处从时钟传递网络120被输出。核心时钟信 号可被输入到辅助除N电路520。核心时钟信号还可被输入到逻辑与门 530。辅助除N电路520输出信号到逻辑与门530的另一个输入端。逻辑 与门530执行输入信号的逻辑与运算，并沿着信号线535将得到的信号提 供给相位检测器210。
相位检测器210接收两个输入，即沿着信号线535的信号和沿着信号 线507对应于bclk信号的信号。基于这些信号，相位检测器210沿着信号 线215将调整信号输出到可变延迟电路220。可变延迟电路220从而基于 沿着信号线215从相位检测器210接收的调整信号，调整输入到PLL电路 110的refclk信号。
图7B示出了图7A的各种信号在一段时间上的时序图。例如，图7B 示出了输入到PLL电路110的总线时钟(bclk)信号和反馈(fbclk)信 号。图7B还示出了节点A处的信号、节点F处的信号、earlyclk信号以及 节点B处的信号(即coreclk信号)。节点A和节点B处的信号的差代表 前向延迟(例如由时钟DFT电路230和时钟传递网络120所引起的延 迟)。该图示示出了节点A处的信号和节点B处的coreclk信号之间的反 馈延迟(TAB)，该延迟远大于1个核心时钟周期。在此示例中，反馈小 于1个核心周期。
图8示出了一种可以结合本发明的实施方式的示例性电子系统设置。 更具体地说，示出了一个集成电路(IC)芯片，其可以结合作为IC芯片 系统的本发明的一种或多种实施方式。这种IC可以是电子封装PAK的一 部分，该封装将该IC连同支持组件一起结合到例如印刷电路板(PCB)的 衬底上，作为一个被封装的系统。该被封装的系统例如可以通过插座 (socket)SOK而安装到系统板(例如主板系统(MB))上。系统板可以 是整个电子设备(例如计算机、电子消费设备、服务器、通信装置)系统 的一部分，该电子设备系统还可包括一个或多个下述装置：输入(例如用 户)按钮B、输出装置(例如显示器DIS)、总线或总线部分BUS、电源 设置PS以及外壳CAS(例如塑料或金属机壳)。
另外，本发明的范围内的实施例包括从简单级的实施例到系统级的实 施例。例如，分立集成电路(IC)实施例也可实现为：芯片或芯片组实施 例的一部分；包含在印刷电路板(例如主板)实施例的芯片或芯片组内； 包含在例如计算设备(例如个人计算机(PC)、服务器)或非计算设备 (例如通信设备)的电子设备芯片或芯片组内；和/或包含电子设备的机械 实施例(例如自动系统)。
本说明书中对“一个实施例”、“实施例”、“示例性实施例”等的 任何引用都意味着结合该实施例描述的特定特征、结构或特性被包含在本 发明的至少一个实施例中。这些短语在说明书中各处的出现未必都是指同 一个实施例。而且，当结合任何实施例或组件来描述特定特征、结构或特 性时，都假设了本领域内的技术人员可结合所述实施例和/或组件中的另一 些实施例和/或组件来实施所述特征、结构或特性。而且，为了易于理解， 某些方法过程可能已被描述成分开的过程；然而，这些分别描述的过程不 应被理解为它们的执行必然是与顺序相关的，即，一些过程能够以另一种 顺序被执行，或者同时地执行，等等。
尽管已经参考本发明的一些说明性实施例描述了本发明，但是应当理 解到，本领域内的技术人员可以设计出大量其他的修改和实施例，这些修 改和实施例仍处于本发明原理的精神和范围之内。更具体地说，在前面公 开的内容、附图和所附权利要求的范围之内的结合了主题的设置的组成部 分和/或设置中，可以做出合理的变动与修改，而不脱离本发明的精神。除 了在所述组成部分和/或设置中的变动和修改，对本领域内的技术人员来 说，其他的使用也是显而易见的。