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一种PLL锁相环系统

阅读：1019发布：2020-11-08

IPRDB可以提供一种PLL锁相环系统专利检索，专利查询，专利分析的服务。并且本实用新型涉及一种PLL锁相环系统，包括PLL环路模块和关联到所述PLL环路模块的压控本振模块，还包括前级放大模块、信号反馈模块、末级放大模块、中央处理器、校准模块，将以更稳定、更精确的输出信号至用户端。，下面是一种PLL锁相环系统专利的具体信息内容。

权利要求

1.一种PLL锁相环系统，包括PLL环路模块和关联到所述PLL环路模块的压控本振模块，其特征在于：还包括前级放大模块、信号反馈模块、末级放大模块、中央处理器、校准模块；

所述PLL环路模块的频率信号输出端经所述前级放大模块后分别连接到所述信号反馈模块的信号输入端和末级放大模块的信号输入端；

所述中央处理器的信息读取端连接到所述信号反馈模块的信息提供端，所述中央处理器的控制端连接到所述末级放大模块的受控端；

所述末级放大模块的压控电压输出端连接到所述压控本振的信号输入端；

所述压控本振频率信号输出端还连接到所述校准模块，所述校准模块的受控端连接到所述中央处理器的控制端；

所述校准模块的信号输出端用于连接到用户端。

2.根据权利要求1所述PLL锁相环系统，其特征在于：还包括温控模块，所述压控本振模块设于所述温控模块内，所述温控模块适于为所述压控本振提供恒温环境。

3.根据权利要求2所述PLL锁相环系统，其特征在于：所述温控模块是由四面合围的恒温壁和分别封闭在所述恒温壁顶部及底部的恒温盖、恒温底构成的六面体结构，所述压控本振模块固定在所述温控模块内部，所述恒温底、恒温盖和恒温壁的内侧面上均设敷设有屏蔽金属层，所述恒温底上设有压控本振模块固定螺钉，所述恒温底内部设置有温感电阻，所述恒温底的两侧分别各设有一只用于检测恒温底处漏光的光感应传感器，所述恒温盖的中部设有一只供穿线的出线孔，出线孔中引入漆包电感应线，所述漆包电感应线连接到所述压控本振模块，所述恒温盖上设有一加温电阻，所述恒温盖的两侧也分别各设有一只用于检测光强的光感应传感器；

所述加温电阻在外部的温控电路的控制下进行加温，所述温感电阻的信号输出至所述温控电路。

4.根据权利要求3所述PLL锁相环系统，其特征在于：所述校准模块是由隔离放大器、第一DDS模块、第二DDS模块、走时计数器、锁存器和滤波模块构成，所述隔离放大器的信号输出端分别连接第一DDS模块和第二DDS模块，所述第二DDS模块的信号输出端连接到所述走时计数器，所述走时计数器耦合至所述锁存器，所述锁存器还耦合至所述中央处理器，所述第一DDS模块的信号输出端连接到所述滤波模块，所述滤波模块的信号输出端适于连接用户端；

所述中央处理器还适于分别对第一DDS模块以预设频率信号设置的控制和对第二DDS模块以1/100分频设置的控制。

5.根据权利要求4所述PLL锁相环系统，其特征在于：所述末级放大模块适于在所述中央处理器的控制下对经所述前级放大模块前级放大的频率信号进行参数修复，并进行的同步鉴相。

说明书全文

一种PLL锁相环系统

技术领域

[0001] 本实用新型涉及锁相环技术领域，具体涉及一种PLL锁相环系统。

背景技术

[0002] 锁相环 (phase locked loop)，顾名思义，就是锁定相位的环路。学过自动控制原理的人都知道，这是一种典型的反馈控制电路，利用外部输入的参考信号控制环路内部振荡信号的频率和相位，实现输出信号频率对输入信号频率的自动跟踪，一般用于闭环跟踪电路。是无线电发射中使频率较为稳定的一种方法，主要有VCXO（压控振荡器）和PLL IC （锁相环集成电路）,压控振荡器给出一个信号,一部分作为输出，另一部分通过分频与PLL IC所产生的本振信号作相位比较，为了保持频率不变，就要求相位差不发生改变，如果有相位差的变化，则PLL IC的电压输出端的电压发生变化，去控制VCXO,直到相位差恢复，达到锁相的目的。能使受控振荡器的频率和相位均与输入信号保持确定关系的闭环电子电路。

[0003] 在实际的PLL电路环境中，我们还会忽略另外关键的参数，那就是整个PLL电路中信号的幅值影响以及最终极压控振荡器VCXO输出频率的准确性。目前国内相关的文献报告中并没有就此技术展开详细的研究，造成大多数PLL锁相环工作稳定性差的现象。

[0004] 上述问题有待解决。实用新型内容

[0005] 本实用新型要解决的技术问题是：提出一种利用信号反馈环路来减小PLL频移并将以更稳定、更精确的输出信号至用户端的PLL锁相环系统，

[0006] 本实用新型为解决上述技术问题提出的技术方案是：一种PLL锁相环系统，包括PLL环路模块和关联到所述PLL环路模块的压控本振模块，还包括前级放大模块、信号反馈模块、末级放大模块、中央处理器、校准模块；

[0007] 所述PLL环路模块的频率信号输出端经所述前级放大模块后分别连接到所述信号反馈模块的信号输入端和末级放大模块的信号输入端；

[0008] 所述中央处理器的信息读取端连接到所述信号反馈模块的信息提供端，所述中央处理器的控制端连接到所述末级放大模块的受控端；

[0009] 所述末级放大模块的压控电压输出端连接到所述压控本振的信号输入端；

[0010] 所述压控本振频率信号输出端还连接到所述校准模块，所述校准模块的受控端连接到所述中央处理器的控制端；

[0011] 所述校准模块的信号输出端用于连接到用户端。

[0012] 进一步的，还包括温控模块，所述压控本振模块设于所述温控模块内，所述温控模块适于为所述压控本振提供恒温环境。

[0013] 进一步的，所述温控模块是由四面合围的恒温壁和分别封闭在所述恒温壁顶部及底部的恒温盖、恒温底构成的六面体结构，所述压控本振固定在所述温控模块内部，所述恒温底、恒温盖和恒温壁的内侧面上均设敷设有屏蔽金属层，

[0014] 所述恒温底上设有压控本振模块固定螺钉，所述恒温底内部设置有温感电阻，所述恒温底的两侧分别各设有一只用于检测恒温底处漏光的光感应传感器，[0015] 所述恒温盖的中部设有一只供穿线的出线孔，出线孔中引入漆包电感应线，所述漆包电感应线连接到所述压控本振模块，所述恒温盖上设有一加温电阻，所述恒温盖的两侧也分别各设有一只用于检测光强的光感应传感器；

[0016] 所述加温电阻在外部的温控电路的控制下进行加温，所述温感电阻的信号输出至所述温控电路。

[0017] 进一步的，所述校准模块是由隔离放大器、第一DDS模块、第二DDS模块、走时计数器、锁存器和滤波模块构成，

[0018] 所述隔离放大器的信号输出端分别连接第一DDS模块和第二DDS模块，所述第二DDS模块的信号输出端连接到所述走时计数器，所述走时计数器耦合至所述锁存器，所述锁存器还耦合至所述中央处理器，

[0019] 所述第一DDS模块的信号输出端连接到所述滤波模块，所述滤波模块的信号输出端适于连接用户端；

[0020] 所述中央处理器还适于分别对第一DDS模块以预设频率信号设置的控制和对第二DDS模块以1/100分频设置的控制。

[0021] 进一步的，所述末级放大模块适于在所述中央处理器的控制下对经所述前级放大模块前级放大的频率信号进行参数修复，并进行的同步鉴相。

[0022] 本实用新型的有益效果体现在：

[0023] 施加给VCXO的压控电压如下式表示，

[0024] VY+VX=VY+（V12-V11）*(Ry/Rx)＝VY+KVPP （1）

[0025] 这里VY是传统PLL锁相环获得的同步鉴相压控；K为预设的信号反馈电路反馈增益；VPP是前级放大信号的峰峰值。按照时域射频信号频率与幅值关系，同一时域频率信号输出系统中，随着输出信号的频率变大，信号的峰峰值将变小。所以，当传统PLL锁相环电路产生的信号频率变小时，获得的前级信号峰峰值将变大，经过本实用新型中系统，获得的压控电压VY+KVPP将变大（实际中是VPP变大），作用于VCXO后将使VCXO输出的信号频率变大（因为实际中选择的是正压控斜率的VCXO），这样就起到了补偿的作用。

附图说明

[0026] 下面结合附图对本实用新型的PLL锁相环系统作进一步说明。

[0027] 图1是本实用新型中PLL锁相环系统的结构框图；

[0028] 图2是信号反馈模块的电路结构简图；

[0029] 图3是校准模块的结构框图；

[0030] 图4是温控模块的结构示意图；

[0031] 图5是恒温底的结构示意图；

[0032] 图6是恒温盖的结构示意图。

具体实施方式

[0033] 根据图1所示，本实用新型中的包括PLL环路模块和关联到所述PLL环路模块的压控本振模块，还包括前级放大模块、信号反馈模块、末级放大模块、中央处理器、校准模块。

[0034] 其中，所述PLL环路模块的频率信号输出端经所述前级放大模块后分别连接到所述信号反馈模块的信号输入端和末级放大模块的信号输入端。

[0035] 其中，所述中央处理器的信息读取端连接到所述信号反馈模块的信息提供端，所述中央处理器的控制端连接到所述末级放大模块的受控端。

[0036] 信号反馈模块的电路结构如图2所示，前级放大信号分别输至运放A1和A3，并且前级放大信号经A3后送至A2。A4和A5是电压跟随器，其输出端V11和V12电压幅值与电容C1和C2上的电压相同（加一级跟随的作用是用这个跟随器提供电流支持）。 V11和V12分别送至A6的反相端和同相端，完成N（V12-V11）运算。

[0037] 其中A1和A4完成前级放大信号最大峰值的检测：当前级放大信号电压大于电容C1电压时，电阻Rf上产生压降，电流从左到右。根据运放的虚断法则D11不会导通。这时充电电流经过D12对C1进行。当前级放大信号的电压低于电容C1电压时，电阻R2上产生压降，电流从右到左。根据运放的虚断法则D12不会导通，这时电流只有经过D11进入A1。由于电压跟随器A4输出电压与电容C1上的电压相同，二极管D11截止，电容不能导过D11放电，电压得到保护，即电容C1与A4输出V11记录了前级放大信号的最大峰值。电容C1有一个放电电阻R1，RC的放电时间常数τ根据实际的前级放大信号的周期来设定，比如说前级放大信号的频率为79Hz，则τ取1S即可。同时V11输送至A/D采样1获得对应的电压值传递至中央处理器。

[0038] A3完成前级放大信号反相：运放A3先给其输入的前级放大信号进行反相，再叠加一个负幅度直流电平Vref，最终完成前级放大信号高、低电平的转换，得到信号输出至运放A2。

[0039] A2和A5完成前级放大信号最小峰值的检测：前级放大信号经过A3处理后，并送至运放A2的同相端。其中A2和A5原理如上述A1和A3所述，只不过此时刻由于前级放大信号已经经过运放A3处理，A2和A5完成的是前级放大信号最小值的检测。同时V12输送至A/D采样2获得对应的电压值传递至中央处理器。

[0040] A6完成峰峰值的检测：经前述处理后的前级放大信号高电平V11与低电平V12分别送入差分放大器A6，通过调节Ry与Rx的比值，输出（V12-V11）*(Ry/Rx)。同时输送至A/D采样3获得对应的电压值传递至中央处理器。

[0041] 通过上述A/D采样1、2、3获得的电压值可以判断前级放大信号模块输出的频率信号的幅值特征，这些信号通过中央处理器反馈至末级放大信号模块中去，完成同步鉴相。在这里有一个很重要的技术：实际上按照主原理图，我们只将上述获得的（V12-V11）*(Ry/Rx)信息进行处理变为修正用压控电压VX与传统同步鉴相压控电压VY求和输送至VCXO，我们记（V12-V11）=VPP、(Ry/Rx)=K。这里的K是一个放大增益它具体依赖于信号反馈模块中运放A6的反馈增益Ry与Rx的比值，KVPP直接决定了加给VCXO的修正用压控电压大小，所以VX必须根据具体VCXO的压控斜率及传统同步鉴相用压控电压VY量级进行设置，我们一般取VX=VY/20至VX=VY/10量级。

[0042] 其中，所述末级放大模块的压控电压输出端连接到所述压控本振的信号输入端。可以作为优选的是：所述末级放大模块适于在所述中央处理器的控制下对经所述前级放大模块前级放大的频率信号进行参数修复，并进行的同步鉴相。

[0043] 其中，所述压控本振频率信号输出端还连接到所述校准模块，所述校准模块的受控端连接到所述中央处理器的控制端。

[0044] 其中，所述校准模块的信号输出端用于连接到用户端。

[0045] 可作为优选的是：如图3所示，所述校准模块可是由隔离放大器、第一DDS模块、第二DDS模块、走时计数器、锁存器和滤波模块构成。所述隔离放大器的信号输出端分别连接第一DDS模块和第二DDS模块，所述第二DDS模块的信号输出端连接到所述走时计数器，所述走时计数器耦合至所述锁存器，所述锁存器还耦合至所述中央处理器。所述第一DDS模块的信号输出端连接到所述滤波模块，所述滤波模块的信号输出端适于连接用户端。所述中央处理器还适于分别对第一DDS模块以预设频率信号设置的控制和对第二DDS模块以1/100分频设置的控制。

[0046] 当VCXO频率为上百兆甚至几百兆赫兹时，考虑到走时计数器对VCXO范围的限制，在本发明中设计其中一路DDS2模块对VCXO信号进行1/100分频处理。VCXO经隔离放大器后直接送入DDS2的外部时钟输入端，作为DDS2工作时的参考时钟。

[0047] 实际选用的DDS芯片内部有2个48位频率控制寄存器（F0、F1），对于本装置不使用DDS内部PLL倍频功能时，48位的频率控制寄存器F0全填充1时，DDS会有VCXO满频率信号输出，因此为得到标准的频率信号输出至用户端，需要对DDS中频率控制寄存器F0设置相应的分频数值，具体计算的方法是：

[0048] （2）

[0049] 其中，D为所需要计算的具体分频数值，f0为VCXO输出信号频率。DDS的外部通讯端口连接至中央处理器，中央处理器根据式（2）得到的248×10-2分频数值通过串行通讯时序写入DDS2缓存区，经DDS2得到的1/100分频率信号后，送至走时计数器1进行粗频率测量，中央处理器读取锁存器1对走时计数器1取样的数值后，记录下此时的频率数值，乘以100后便可得到VCXO的粗频率值F。

[0050] 另一路经过隔离放大器的VCXO被送至DDS1的外部时钟输入端，作为DDS1工作时的参考时钟。同时DDS1的外部通讯端口连接至中央处理器，中央处理器根据式（2）计算得到与DDS1通讯用的分频数值：，其中F为通过走时计数器1计数、中央处理器运算得到的VCXO的粗频率值，f为欲输送至用户端的射频信号频率值。并通过串行通讯时序将所得的具体分频数值写入DDS1缓存区，经DDS1后得到频率信号，将所得的频率信号再送至低通滤波模块后得到最终的频率信号输出。

[0051] 可以作为优选的是：还包括温控模块，所述压控本振模块设于所述温控模块内，所述温控模块适于为所述压控本振提供恒温环境。

[0052] 可以作为进一步优选的是：如图4、图5和图6所示，温控模块是由四面合围的恒温壁1和分别封闭在恒温壁1顶部及底部的恒温盖2、恒温底3构成的六面体结构，压控本振固定在温控模块内部，恒温底3、恒温盖2和恒温壁1的内侧面上均设敷设有屏蔽金属层。恒温底3上设有压控本振固定螺钉4，恒温底3内部设置有温感电阻5，恒温底3的两侧分别各设有一只用于检测恒温底3处漏光的光感应传感器6。恒温盖2的中部设有一只供穿线的出线孔，出线孔中引入漆包电感应线7，漆包电感应线7连接到压控本振，恒温盖2上设有一加温电阻8，恒温盖2的两侧也分别各设有一只用于检测光强的光感应传感器6。加温电阻8在外部的温控电路的控制下进行加温，温感电阻5的信号输出至温控电路。。

[0053] 本实用新型的不局限于上述实施例，本实用新型的上述各个实施例的技术方案彼此可以交叉组合形成新的技术方案，另外凡采用等同替换形成的技术方案，均落在本实用新型要求的保护范围内。

标题	发布/更新时间	阅读量
锁相环-专利编号CN103718464A	2020-05-12	255
锁相环路-专利编号CN108988852A	2020-05-11	525
锁相环-专利编号CN101849359B	2020-05-12	95
锁相环-专利编号CN103297041A	2020-05-12	446
锁相环-专利编号CN101849359A	2020-05-13	932
锁相环-专利编号CN103795409A	2020-05-11	807
锁相环-专利编号CN101882928A	2020-05-13	485
锁相环-专利编号CN1679238A	2020-05-11	882
锁相环-专利编号CN103718464B	2020-05-11	462
锁相环-专利编号CN101882928B	2020-05-13	102

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