锁相环专利检索-锁相环控制系统专利检索查询-专利查询网

积极推动地理标志专门立法

2022-03-10 地理标志，立法，知识产权
保护知识产权是对创新最大的激励

2022-03-10 保护知识产权，创新，激励
谢商华：加快制定知识产权基本法

2022-03-10 知识产权基本法
擦亮“双奥之城”品牌

2022-03-10 双奥，知识产权
让冰雪运动“热”力全开

2022-03-10 冰雪运动，知识产权
携手共奋进　走好强国路

2022-03-10 强国，知识产权
坚持创新引领　方能稳中求进

2022-03-10 创新，稳中求进，知识产权
答好“两张卷” 奋进新征程

2022-03-10 知识产权
专家解读政府工作报告中的创新和知识产权相关部署

2022-03-10 政府工作报告，创新，知识产权
今年政府工作报告指出：加强知识产权保护和运用

2022-03-10 政府工作报告，知识产权保护

锁相环

阅读：808发布：2020-05-11

IPRDB可以提供锁相环专利检索，专利查询，专利分析的服务。并且本发明公开了一种锁相环，其压控振荡器采用差分环形结构，在压控振荡器的振荡环外设置有一个控制电压产生电路，控制电压产生电路复制一个压控振荡器的差分延迟子单元就能实现，控制电压产生电路能够实现闭环反馈并输出两个稳定的正负控制电压给压控振荡器，从而能实现压控振荡器的稳定振荡，能提高锁相环输出频率的稳定性，以及能改善锁相环的抗噪声能力并提高锁相环的性能。，下面是锁相环专利的具体信息内容。

权利要求

1.一种锁相环，包括依次连接的鉴频鉴相器、电荷泵、低通滤波器和压控振荡器，其特征在于：所述压控振荡器为一个由多级差分延迟子单元串联而成的环形结构，各级差分延迟子单元的结构相同且都包括：差分增益电路，由两个对称的第一放大器耦接形成，包括第一输入端、第二输入端、第一输出端和第二输出端；所述第一输入端和所述第二输入端的信号互为反相，所述第一输出端和所述第二输出端的信号互为反相；

第一电流源电路，耦接于所述差分增益电路；

对称的第一负载和第二负载，第一负载和第一输出端耦接，第二负载和第二输出端耦接；

所述第一电流源电路通过第一控制电压控制其电流大小，所述第一负载和所述第二负载都通过第二控制电压控制其电流大小；所述第一控制电压和所述第二控制电压为互相反相；

锁相环还包括一控制电压产生电路，用于产生所述第一控制电压和所述第二控制电压，该控制电压产生电路包括：第一镜射电路，包括第一NMOS管、第一PMOS管和第一电阻，所述第一PMOS管的漏极和栅极都和所述第一NMOS管的漏极相连，所述第一NMOS管的源极通过所述第一电阻接地或负电源，所述第一PMOS管的源极连接正电源；所述第一NMOS管的栅极接所述电荷泵输出的控制电压，所述第一NMOS管的漏极输出所述第一控制电压；

第二镜射电路，包括第二NMOS管、第二PMOS管，所述第二NMOS管的漏极和栅极都所述第二PMOS管的漏极相连，所述第二NMOS管的源极接地或负电源，所述第二PMOS管的源极连接正电源；所述第二PMOS管的栅极接所述第一NMOS管的漏极，所述第二NMOS管的漏极输出所述第二控制电压；

运算放大器，其反相输入端连接所述第二NMOS管的漏极；

单端延迟子单元，由所述差分延迟子单元的一半组成，所述单端延迟子单元包括：

单端增益电路，由所述差分增益电路的两个第一放大器中的一个组成；

第二电流源电路，由所述差分增益电路的第一电流源电路组成，所述第一电流源电路耦接于所述单端增益电路；所述第二电流源电路通过所述第一控制电压控制其电流大小；

第三负载，由所述差分增益电路的第一负载和第二负载中的任一个组成，所述第三负载耦接于所述单端增益电路的输出端；

所述运算放大器的同相输入端连接所述单端增益电路的输出端，所述运算放大器的输出端连接所述第三负载的控制端并控制所述第三负载的电流大小，所述运算放大器和所述单端延迟子单元形成一闭环控制使所述第一控制电压和所述第二控制电压稳定。

2.如权利要求1所述的锁相环，其特征在于：

所述差分增益电路的两个第一放大器都是由一第三PMOS管组成，所述差分增益电路的两个第三PMOS管的源极相连并和所述第一电流源电路耦接；

所述差分增益电路的中的一个第三PMOS管的栅极为第一输入端、漏极为第一输出端，所述差分增益电路的中的另一个第三PMOS管的栅极为第二输入端、漏极为第二输出端；

所述单端增益电路由一个第三PMOS管组成，所述单端增益电路的第三PMOS管的栅极接地或负电源，所述单端增益电路的第三PMOS管的源极和所述第二电流源电路耦接，所述单端增益电路的第三PMOS管的漏极为所述单端增益电路的输出端并和所述第三负载耦接。

3.如权利要求1或2所述的锁相环，其特征在于：所述第一电流源电路和所述第二电流源电路都分别由一个第四PMOS管组成；

所述第一电流源电路的第四PMOS管的栅极连接所述第一控制电压，所述第一电流源电路的第四PMOS管的源极连接正电源，所述第一电流源电路的第四PMOS管的漏极和所述差分增益电路耦接；

所述第二电流源电路的第四PMOS管的栅极连接所述第一控制电压，所述第二电流源电路的第四PMOS管的源极连接正电源，所述第二电流源电路的第四PMOS管的漏极和所述单端增益电路耦接。

4.如权利要求1或2所述的锁相环，其特征在于：所述第一负载、所述第二负载和所述第三负载的结构相同且都包括：第三NMOS管、第四NMOS管和第五NMOS管，所述第三NMOS管和所述第四NMOS管的源极连接在一起，所述第四NMOS管的漏极和所述第五NMOS管的源极相连，所述第五NMOS管的栅极和漏极都和所述第三NMOS管的漏极相连；

所述第一负载、所述第二负载的所述第三NMOS管和所述第四NMOS管的栅极都接所述第一控制电压；所述第三负载的所述第三NMOS管和所述第四NMOS管的栅极都接所述运算放大器的同相输入端；

所述第一负载、所述第二负载和所述第三负载的所述第三NMOS管和所述第四NMOS管的源极都接地或负电源；

所述第一负载的所述第三NMOS管的漏极和所述第一输出端连接，所述第二负载的所述第三NMOS管的漏极和所述第二输出端连接，所述第三负载的所述第三NMOS管的漏极和所述单端增益电路的输出端连接。

5.如权利要求1或2所述的锁相环，其特征在于：所述压控振荡器共由奇数级的所述差分延迟子单元，当前级的差分延迟子单元的第一输入端和前一级的差分延迟子单元的第一输出端相连、当前级的差分延迟子单元的第二输入端和前一级的差分延迟子单元的第二输出端相连，当前级的差分延迟子单元的第一输出端和下一级的差分延迟子单元的第一输入端相连、当前级的差分延迟子单元的第二输出端和下一级的差分延迟子单元的第二输入端相连。

6.如权利要求1或2所述的锁相环，其特征在于：所述低通滤波器为两阶环路滤波器，包括第二电阻、第一电容和第二电容，所述第一电容和所述第二电阻串联于所述电荷泵的输出端和地之间，所述第二电容连接于所述电荷泵的输出端和地之间。

7.如权利要求1或2所述的锁相环，其特征在于：所述锁相环还包括分频器，连接于所述压控振荡器的输出端和所述鉴频鉴相器的输入端之间。

说明书全文

锁相环

技术领域

[0001] 本发明涉及一种半导体集成电路，特别是涉及一种锁相环。

背景技术

[0002] 锁相技术一般采用锁相环电路(Phase Locked Loop，PLL)实现，已提出近100年，在电子系统中应用广泛，同时对性能的要求也越来越高。现有PLL芯片向着频率高、频带宽、集成度大、功耗低、价格低廉、功能强大等方向发展。但是如何设计高性能稳定的输出频率，特别是对锁相环核心的压控振荡器的振荡电压从而也是输出频率进行稳定的输出是一个电路设计需要解决的主要问题。

发明内容

[0003] 本发明所要解决的技术问题是提供一种锁相环，能对压控振荡器的二个控制电压进行负反馈控制并使二个控制电压稳定，能实现压控振荡器的稳定振荡，能提高锁相环输出频率的稳定性，以及能改善锁相环的抗噪声能力并提高锁相环的性能。

[0004] 为解决上述技术问题，本发明提供的锁相环，包括依次连接的鉴频鉴相器、电荷泵、低通滤波器和压控振荡器，所述压控振荡器为一个由多级差分延迟子单元串联而成的环形结构。

[0005] 各级差分延迟子单元的结构相同且都包括：差分增益电路，由两个对称的第一放大器耦接形成，包括第一输入端、第二输入端、第一输出端和第二输出端；所述第一输入端和所述第二输入端的信号互为反相，所述第一输出端和所述第二输出端的信号互为反相。第一电流源电路，耦接于所述差分增益电路。对称的第一负载和第二负载，第一负载和第一输出端耦接，第二负载和第二输出端耦接。所述第一电流源电路通过第一控制电压控制其电流大小，所述第一负载和所述第二负载都通过第二控制电压控制其电流大小；所述第一控制电压和所述第二控制电压为互相反相。

[0006] 锁相环还包括一控制电压产生电路，用于产生所述第一控制电压和所述第二控制电压，该控制电压产生电路包括：第一镜射电路，包括第一NMOS管、第一PMOS管和第一电阻，所述第一PMOS管的漏极和栅极都和所述第一NMOS管的漏极相连，所述第一NMOS管的源极通过所述第一电阻接地或负电源，所述第一PMOS管的源极连接正电源；所述第一NMOS管的栅极接所述电荷泵输出的控制电压，所述第一NMOS管的漏极输出所述第一控制电压；第二镜射电路，包括第二NMOS管、第二PMOS管，所述第二NMOS管的漏极和栅极都所述第二PMOS管的漏极相连，所述第二NMOS管的源极接地或负电源，所述第二PMOS管的源极连接正电源；所述第二PMOS管的栅极接所述第一NMOS管的漏极，所述第二NMOS管的漏极输出所述第二控制电压；运算放大器，其反相输入端连接所述第二NMOS管的漏极；单端延迟子单元，由所述差分延迟子单元的一半组成，所述单端延迟子单元包括：单端增益电路，由所述差分增益电路的两个第一放大器中的一个组成；第二电流源电路，由所述差分增益电路的第一电流源电路组成，所述第一电流源电路耦接于所述单端增益电路；所述第二电流源电路通过所述第一控制电压控制其电流大小；第三负载，由所述差分增益电路的第一负载和第二负载中的任一个组成，所述第三负载耦接于所述单端增益电路的输出端；所述运算放大器的同相输入端连接所述单端增益电路的输出端，所述运算放大器的输出端连接所述第三负载的控制端并控制所述第三负载的电流大小，所述运算放大器和所述单端延迟子单元形成一闭环控制使所述第一控制电压和所述第二控制电压稳定。

[0007] 进一步的改进是，所述差分增益电路的两个第一放大器都是由一第三PMOS管组成，所述差分增益电路的两个第三PMOS管的源极相连并和所述第一电流源电路耦接；所述差分增益电路的中的一个第三PMOS管的栅极为第一输入端、漏极为第一输出端，所述差分增益电路的中的另一个第三PMOS管的栅极为第二输入端、漏极为第二输出端；所述单端增益电路由一个第三PMOS管组成，所述单端增益电路的第三PMOS管的栅极接地或负电源，所述单端增益电路的第三PMOS管的源极和所述第二电流源电路耦接，所述单端增益电路的第三PMOS管的漏极为所述单端增益电路的输出端并和所述第三负载耦接。

[0008] 进一步的改进是，所述第一电流源电路和所述第二电流源电路都分别由一个第四PMOS管组成；所述第一电流源电路的第四PMOS管的栅极连接所述第一控制电压，所述第一电流源电路的第四PMOS管的源极连接正电源，所述第一电流源电路的第四PMOS管的漏极和所述差分增益电路耦接；所述第二电流源电路的第四PMOS管的栅极连接所述第一控制电压，所述第二电流源电路的第四PMOS管的源极连接正电源，所述第二电流源电路的第四PMOS管的漏极和所述单端增益电路耦接。

[0009] 进一步的改进是，所述第一负载、所述第二负载和所述第三负载的结构相同且都包括：第三NMOS管、第四NMOS管和第五NMOS管，所述第三NMOS管和所述第四NMOS管的源极连接在一起，所述第四NMOS管的漏极和所述第五NMOS管的源极相连，所述第五NMOS管的栅极和漏极都和所述第三NMOS管的漏极相连；所述第一负载、所述第二负载的所述第三NMOS管和所述第四NMOS管的栅极都接所述第一控制电压；所述第三负载的所述第三NMOS管和所述第四NMOS管的栅极都接所述运算放大器的同相输入端；所述第一负载、所述第二负载和所述第三负载的所述第三NMOS管和所述第四NMOS管的源极都接地或负电源；所述第一负载的所述第三NMOS管的漏极和所述第一输出端连接，所述第二负载的所述第三NMOS管的漏极和所述第二输出端连接，所述第三负载的所述第三NMOS管的漏极和所述单端增益电路的输出端连接。

[0010] 进一步的改进是，所述压控振荡器共由奇数级的所述差分延迟子单元，当前级的差分延迟子单元的第一输入端和前一级的差分延迟子单元的第一输出端相连、当前级的差分延迟子单元的第二输入端和前一级的差分延迟子单元的第二输出端相连，当前级的差分延迟子单元的第一输出端和下一级的差分延迟子单元的第一输入端相连、当前级的差分延迟子单元的第二输出端和下一级的差分延迟子单元的第二输入端相连。

[0011] 进一步的改进是，所述低通滤波器为两阶环路滤波器，包括第二电阻、第一电容和第二电容，所述第一电容和所述第二电阻串联于所述电荷泵的输出端和地之间，所述第二电容连接于所述电荷泵的输出端和地之间。

[0012] 进一步的改进是，所述锁相环还包括分频器，连接于所述压控振荡器的输出端和所述鉴频鉴相器的输入端之间。

[0013] 本发明锁相环的压控振荡器采用差分环形结构，并在压控振荡器的振荡环外设置有一个控制电压产生电路，控制电压产生电路复制一个压控振荡器的差分延迟子单元就能实现，控制电压产生电路能够实现闭环反馈并输出两个稳定的正负控制电压给压控振荡器，从而能实现压控振荡器的稳定振荡，能提高锁相环输出频率的稳定性，以及能改善锁相环的抗噪声能力并提高锁相环的性能。

附图说明

[0014] 下面结合附图和具体实施方式对本发明作进一步详细的说明:

[0015] 图1是本发明实施例锁相环的结构示意图；

[0016] 图2是本发明实施例锁相环的压控振荡器的结构示意图；

[0017] 图3是本发明实施例锁相环的压控振荡器的差分延迟子单元的电路图；

[0018] 图4是本发明实施例锁相环的压控振荡器的控制电压产生电路的电路图；

[0019] 图5是本发明实施例的控制电压产生电路的运算放大器的电路图；

[0020] 图6是本发明实施例锁相环的压控振荡器的差分单端电压转换电路的电路图；

[0021] 图7是本发明实施例锁相环的鉴频鉴相器的电路图；

[0022] 图8是本发明实施例锁相环的电荷泵的电路图；

[0023] 图9是本发明实施例锁相环的S域示意图；

[0024] 图10是本发明实施例锁相环的波特图。

具体实施方式

[0025] 图1是本发明实施例锁相环的结构示意图；本发明实施例锁相环包括依次连接的鉴频鉴相器1、电荷泵2、低通滤波器、压控振荡器3以及第一分频器4也即为预分频器和第二分频器5。所述锁相环的电源包括正电源AVDD和负电源AVSS。

[0026] 所述压控振荡器3的输出端FVCO输出输出频率信号FVCO。所述鉴频鉴相器1的输入端FREF接收输入频率信号FREF，所述鉴频鉴相器1的输入端FINP接收输出频率信号FVCO经过所述第一分频器4和所述第二分频器5分频后的分频信号；所述第一分频器4为预分频器，能够输出频率值为输出频率信号FVCO的1/P的频率；所述第二分频器5能够将输入端的频率值进一步的缩小为1/N。所述压控振荡器3比较输入频率信号FREF和分频信号的频差或相差后输出上升控制信号UP和下降控制信号DOWN。所述上升控制信号UP由所述输入频率信号FREF的上升沿激活，下降控制信号DOWN由所述分频信号的上升沿激活。所述上升控制信号UP和所述下降控制信号DOWN的交叠由所述鉴频鉴相器的内部延迟决定。通过所述上升控制信号UP和所述下降控制信号DOWN检测出输入频率信号FREF和分频信号的频差或相差，如图7所示，为本发明实施例锁相环所采用的鉴频鉴相器的电路图，在其它实施例中也能采用任何能实现上述检测出输入频率信号FREF和分频信号的频差或相差的鉴频鉴相器。

[0027] 所述上升控制信号UP和下降控制信号DOWN输入所述电荷泵2中，并对所述电荷泵2的电流源进行控制，使所述电荷泵2的电流源对所述低通滤波器进行充电或放电，从而产生一控制电压PUMP。其中信号SLEEP为关断信号，能使所述电荷泵2以及所述压控振荡器3关断以及开启。所述电荷泵2还产生一偏置电流IBN，该偏置电流IBN用于提供给压控振荡器3。如图8所示，是本发明实施例锁相环所采用的电荷泵的电路图，在其它实施例中也能采用任何能产生控制电压PUMP的电荷泵。

[0028] 所述低通滤波器为两阶环路滤波器，包括第二电阻R、第一电容C1和第二电容C2，所述第一电容C1和所述第二电阻R串联于所述电荷泵2的输出端和地之间，所述第二电容C2连接于所述电荷泵2的输出端和地之间。

[0029] 如图2所示，是本发明实施例锁相环的压控振荡器的结构示意图；所述压控振荡器3为一个由多级如奇数级的差分延迟子单元3a串联而成的环形结构。所述压控振荡器3的各级所述差分延迟子单元3a的连接关系为：当前级的差分延迟子单元3a的第一输入端in1和前一级的差分延迟子单元3a的第一输出端out1相连、当前级的差分延迟子单元
3a的第二输入端in2和前一级的差分延迟子单元3a的第二输出端out2相连，当前级的差分延迟子单元3a的第二输出端out2和下一级的差分延迟子单元3a的第二输入端in2相连、当前级的差分延迟子单元3a的第一输出端out1和下一级的差分延迟子单元3a的第一输入端in1相连。各级差分延迟子单元3a的第一输出端out1的输出信号out1和第二输出端out1的输出信号out1z互为反相信号。

[0030] 如图3所示，是本发明实施例锁相环的压控振荡器的差分延迟子单元的电路图；各级差分延迟子单元3a的结构相同且都包括：

[0031] 差分增益电路，由两个对称的第一放大器耦接形成，包括第一输入端in1、第二输入端in2、第一输出端out1和第二输出端out2；所述第一输入端in1和所述第二输入端in2的信号互为反相，所述第二输出端out2和所述第一输出端out1的信号互为反相。较佳选择为，所述差分增益电路的两个第一放大器分别由第三PMOS管101a和101b组成，所述第三PMOS管101a和101b的源极相连；所述第三PMOS管101a的栅极为第一输入端in1、漏极为第一输出端out1，所述第三PMOS管101b的栅极为第二输入端in2、漏极为第二输出端out2。

[0032] 第一电流源电路，耦接于所述差分增益电路，所述第一电流源电路通过第一控制电压biasp控制其电流大小。较佳为，所述第一电流源电路由一个第四PMOS管102a组成；所述第四PMOS管102a的栅极连接所述第一控制电压biasp，所述第四PMOS管102a的源极连接正电源AVDD，所述第四PMOS管102a的漏极和所述第三PMOS管101a和101b的源极耦接。

[0033] 对称的第一负载和第二负载，第一负载和第一输出端out1耦接，第二负载和第二输出端out2耦接。所述第一负载和所述第二负载都通过第二控制电压biasn控制其电流大小；所述第一控制电压biasp和所述第二控制电压biasn为互相反相，且本发明实施例中，所述第一控制电压biasp为一负偏电压，所述第二控制电压biasn为一正偏电压。较佳为，所述第一负载和所述第二负载的结构相同，所述第一负载包括第三NMOS管103a、第四NMOS管104a和第五NMOS管105a，所述第三NMOS管103a和所述第四NMOS管104a的源极连接在一起，所述第四NMOS管104a的漏极和所述第五NMOS管105a的源极相连，所述第五NMOS管105a的栅极和漏极都和所述第三NMOS管101b的漏极相连。所述第二负载包括第三NMOS管103b、第四NMOS管104b和第五NMOS管105b，所述第三NMOS管103b和所述第四NMOS管104b的源极连接在一起，所述第四NMOS管104b的漏极和所述第五NMOS管105b的源极相连，所述第五NMOS管105b的栅极和漏极都和所述第三NMOS管101a的漏极相连。所述第三NMOS管103a和103b、所述第四NMOS管104a和104b的栅极都接所述第一控制电压biasp。所述第三NMOS管103a和103b和所述第四NMOS管104a和104b的源极都接地或负电源AVSS；所述第三NMOS管103a的漏极和所述第一输出端out 1连接，所述第三NMOS管103b的漏极和所述第二输出端out2连接。

[0034] 所述锁相环还包括一控制电压产生电路，用于产生所述第一控制电压biasp和所述第二控制电压biasn。该控制电压产生电路放置于所述压控振荡器的振荡环之外，如图4所示，是本发明实施例锁相环的压控振荡器的控制电压产生电路的电路图，所述控制电压产生电路包括：

[0035] 第一镜射电路，包括第一NMOS管106、第一PMOS管107和第一电阻108，所述第一PMOS管107的漏极和栅极都和所述第一NMOS管106的漏极相连，所述第一NMOS管106的源极通过所述第一电阻108接地或负电源AVSS，所述第一PMOS管107的源极连接正电源AVDD；所述第一NMOS管106的栅极接所述电荷泵2输出的控制电压PUMP，所述第一NMOS管106的漏极输出所述第一控制电压biasp。

[0036] 第二镜射电路，包括第二NMOS管109、第二PMOS管110，所述第二NMOS管109的漏极和栅极都所述第二PMOS管110的漏极相连，所述第二NMOS管109的源极接地或负电源AVSS，所述第二PMOS管110的源极连接正电源AVDD；所述第二PMOS管110的栅极接所述第一NMOS管106的漏极也即和所述第一控制电压biasp相连，所述第二NMOS管109的漏极输出所述第二控制电压biasn。

[0037] 运算放大器111，其反相输入端INN连接所述第二NMOS管109的漏极即和所述第二控制电压biasn。如图5所示，本发明实施例的控制电压产生电路所采用的运算放大器的电路图，在其它实施例中也可采用其它结构的运算放大器。

[0038] 单端延迟子单元112，由所述差分延迟子单元3a的一半组成，所述单端延迟子单元112包括：

[0039] 单端增益电路，由所述差分增益电路的两个第一放大器中的一个组成。较佳为，所述单端增益电路由一个第三PMOS管101C组成，所述第三PMOS管101C的栅极接地或负电源AVSS，所述第三PMOS管101C的漏极为所述单端增益电路的输出端。

[0040] 第二电流源电路，由所述差分增益电路的第一电流源电路组成，所述第一电流源电路耦接于所述单端增益电路；所述第二电流源电路通过所述第一控制电压biasp控制其电流大小。较佳为，所述第二电流源电路由一个第四PMOS管102b组成，所述第四PMOS管102b的栅极连接所述第一控制电压biasp，所述第四PMOS管102b的源极连接正电源AVDD，所述第四PMOS管102b的漏极和所述第三PMOS管101C的源极耦接。

[0041] 第三负载，由所述差分增益电路的第一负载和第二负载中的任一个组成，所述第三负载耦接于所述单端增益电路的输出端。较佳为，所述第三负载的结构包括：第三NMOS管103C、第四NMOS管104C和第五NMOS管105C，所述第三NMOS管103C和所述第四NMOS管104C的源极连接在一起，所述第四NMOS管104C的漏极和所述第五NMOS管105C的源极相连，所述第五NMOS管105C的栅极和漏极都和所述第三NMOS管103C的漏极相连。

[0042] 所述第三NMOS管103C和所述第四NMOS管104C的栅极都接所述运算放大器111的同相输入端INP；所述第三NMOS管103C和所述第四NMOS管104C的源极都接地或负电源AVSS；所述第三NMOS管的漏极和所述第三PMOS管101C的漏极即所述单端增益电路的输出端连接。

[0043] 所述运算放大器111的同相输入端连接所述单端增益电路的输出端，所述运算放大器111的输出端连接所述第三负载的控制端并控制所述第三负载的电流大小，这样，所述运算放大器111和所述单端延迟子单元112形成一闭环控制使所述第一控制电压biasp和所述第二控制电压biasn稳定。

[0044] 如图2所述，能够从本发明实施例锁相环的压控振荡器3的任意一级差分延迟子单元3a的输出端out1和out2取出两个互为反相的差分电压信号VCOUT和VCOUTZ，该差分电压信号VCOUT和VCOUTZ分别输入到差分单端电压转换电路3b的输入端INN和INP并在所述差分单端电压转换电路3b中进行转换，转换成单端电压信号输出即输出频率信号FVCO。所述差分单端电压转换电路3b的输出端OUT为整个所述压控振荡器3的输出端FVCO。图6是本发明实施例锁相环的压控振荡器的差分单端电压转换电路的电路图，在其它实施例中也可采用其它结构的具有上述相同功能的差分单端电压转换电路。

[0045] 由于本发明实施例中具有多级差分延迟子单元3a，从各不同级的差分延迟子单元3a的输出端out1和out2取出差分电压信号VCOUT和VCOUTZ时，最后形成的输出频率信号FVCO的相位也不同，所以本发明实施例锁相环能够产生多个相位的时钟输出。本发明实施例能够适用数模混合设计的时钟产生电路，亦可使用于时钟数据恢复电路。

[0046] 锁相环是具有非线性的反馈系统。然而，通过线性分析可以对其基本的操作做出很好的近似。在这样的分析中，Laplace变换是一个很有用的工具。传输函数的相关概念，即描述一个线性电路的输入端和输出端在S域的关系，被用于分析PLL的开环和闭环特性。如图9所示，为一个简化的本发明实施例锁相环的S域示意图。图2中所示的鉴频鉴相器
1和电荷泵合并为一个模块101，由传输参数KPFD表示，传输参数KPFD等于ICP/2π，处Icp也即为图9中的Iout（s）。二阶环路滤波器形成的低通滤波器的阻抗由ZLPF表示。压控振荡器（VCO）3由模块103表示，其转换增益KVCO表示对于调谐电压Vcont（s）频率的敏感度。
预分频电路104和低频分频器105分别对应于图2中的第一分频器4和第二分频器5，预分频电路104和低频分频器105分频比例分别由P和N表示，模块103输出频率信号Fout，预分频电路104输出频率信号Fout/P，低频分频器105输出频率信号Fbck。上述综合器即锁相环的开环传输函数可以定义成：

[0047]

[0048] 显示了一个由VCO引起的在原点处的极点。整个环路的动态特性由环路滤波器的传输函数决定，在这个例子中它是一个阻抗函数，它将电荷泵电流转换成VCO的调谐电压。ZLPF(s)表示成

[0049]

[0050] 等式（2）表明第一个环路滤波器的极点在ωp1＝0处，零点在

[0051] ωz＝1/R1C1 （3）

[0052] 两个在原点处的极点（第一个由于VCO产生，第二个为ωp1）可以补偿当相位裕度为0时环路的非稳定。加入ωz稳定了环路，合适的位置可以提供足够的相位裕度，以确保环路稳定。为了得到一个对于第二个极点有意义的表达式，即和ωz相关。通过在公式（2）中引入变量m=(C1+C2)/C2，得到：

[0053]

[0054] 它表明第二个环路滤波器的极点在

[0055]

[0056] 将ZLPF(s)化简成

[0057]

[0058] 使用公式（6），开环传输函数可以重新写为：

[0059]

[0060] 其中A为

[0061]

[0062] 在波特图中可以画出开环传输函数的幅度和相位，用于查看极点和零点的位置以及环路稳定的条件。如图10所示，在零点ωz，斜率由40下降为20dB/dec，更重要的是，使相位从-180度开始增加。幅值为1或者0-dB处相位的值称为相位裕度（PM）。频率的交叉点为PLL的环路带宽，由ωc表示。后者的计算是通过使式（7）HOL(s)的幅度为1，从而得到：

[0063]

[0064] 其中，φz=tan-1(ωc/ωz)，φp2＝tan-1(ωc/ωp2)。相位裕度表示为：

[0065]

[0066] 理想地，要使相位裕度最大以确保环路的稳定，当然也要满足决定极点和零点位置的电阻和电容值的变化。可能的最大相位裕度可以通过对公式（10）进行微分运算而得到：

[0067]

[0068] 将ωc代入公式（10），得到最大相位裕度：

[0069]

[0070] 公式（11），（12）表明，对于最佳稳定（最大的PM），单位增益交叉点应该为零点和第二极点的几何平均值，因为这是相位离180度最远的位置。最大相位裕度由电容比例（m）唯一决定，它也是第二个极点（ωp2）和零点（ωz）的比值。使可以注意到sin(φz)＝cos(φp2)，将公式（9）简化为

[0071]

[0072] 三阶PLL的闭环传输函数为：

[0073]

[0074] 以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

标题	发布/更新时间	阅读量
锁相环-专利编号CN103718464A	2020-05-12	256
锁相环路-专利编号CN108988852A	2020-05-11	525
锁相环-专利编号CN101849359B	2020-05-12	95
锁相环-专利编号CN103297041A	2020-05-12	446
锁相环-专利编号CN101849359A	2020-05-13	932
锁相环-专利编号CN103718464B	2020-05-11	462
锁相环-专利编号CN103795409A	2020-05-11	808
锁相环-专利编号CN101882928A	2020-05-13	485
锁相环-专利编号CN1679238A	2020-05-11	883
锁相环-专利编号CN101882928B	2020-05-13	103

锁相环

锁相环

技术领域

背景技术

发明内容

附图说明

具体实施方式

IPRDB

热门服务

关于我们

友情链接

联系方式