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锁相环

阅读：883发布：2020-05-11

IPRDB可以提供锁相环专利检索，专利查询，专利分析的服务。并且一锁相环包括用于确定基准信号(Ref)与相互相位偏移信号(I，Q)之间的相位差从而产生频率控制信号(U，D)的一相位检测器(100)，所述相位检测器(100)包括：用于通过所述基准信号(Ref)和所述相对相位偏移信号(I，Q)之一的二进制乘法获得所述频率控制信号(U，D)的第一信号的装置(10)；以及用于通过所述相对相位偏移信号(I，Q)的二进制乘法获得所述频率控制信号(U，D)的第二信号的装置(20)。，下面是锁相环专利的具体信息内容。

1.一锁相环包括用于确定一基准信号和相互相位偏移信号之间 的相位差从而产生频率控制信号的一相位检测器，所述相位检测器包 括：用于通过所述基准信号和所述相对相位偏移信号之一的二进制乘 法获取所述频率控制信号中的第一信号的装置；以及用于通过所述相 对相位偏移信号的二进制乘法获取所述频率控制信号中的第二信号的 装置。

2.依据权利要求1所述的锁相环，还包括用于产生所述相对相 位偏移信号的一分离器，所述分离器具有由与所述第一电荷泵和所述 低通滤波器耦合的一压控振荡器所产生的一输入信号。

3.依据权利要求2所述的锁相环，其中所述分离器包括一个二 进制触发器，接收所述压控振荡器所产生的信号并通过两个电路产生 用作除法的时钟信号的二进制信号，所述两个电路包括与第二双稳态 电路环状耦合的第一双稳态电路，用于产生相对相位偏移信号。

4.依据权利要求2所述的锁相环，其中所述分离器包括串联耦 合的一延迟线和一反相器。

5.依据权利要求2所述的锁相环，其中所述压控振荡器是产生 彼此正交的信号的正交振荡器，所述相对相位偏移信号是正交的。

6.依据权利要求1所述的锁相环，还包括一频率检测器，该频 率检测器被耦合接收所述基准信号和所述相对相位偏移信号，用于向 与所述环滤波器耦合的第一电荷泵提供一上频率检测信号和一下频率 检测信号。

7.依据权利要求6所述的锁相环，其中所述频率检测器包括一第 三触发器和一第四触发器，所述触发器由所述基准信号驱动并在其输 入具有所述相对相位偏移信号，所述第三和第四触发器的输出与第五 触发器的输入端耦合，所述相位检测器产生通过所述第五触发器在其 输出产生的信号和在所述第四触发器的杠输出获得的信号之间的二进 制乘法获得的所述上频率检测器信号，所述频率检测器还产生通过在 第四触发器的杠输出获得的信号和在第五触发器的杠输出获得的第五 触发器信号的杠输出获得的信号之间的二进制乘法获得的所述下频率 检测器信号。

说明书全文

技术领域

本发明涉及一锁相环，包括用于确定基准信号与相互相位偏移信 号之间的相位差从而产生频率控制信号的一相位检测器。

背景技术

众所周知，锁相环(PLL)，例如，作为用于接收器的调谐系统 的基本组成块以及光系统的时钟乘法器。一锁相环电路的各组成部分 集成在同一芯片上。通常，一PLL包括一压控振荡器(VCO)、相位 -频率检测器(PFD)、电荷泵和一环滤波器的环耦合。所述PFD检 测器，包括相位和频率检测器，提供驱动电荷泵并指示在一基准信号 和与VCO所产生的信号成比例的信号之间的频率和相位差的信号。
US-A-5,892,380描述了一种相位-频率检测器,包括与一组合电 路耦合的第一和第二D锁存器，所述组合电路包括与“或”门耦合的 逻辑AND。所述组合电路具有与所述第一D锁存器的输出耦合的第一 输入和与所述第二锁存器的输出耦合的第二输入。所述两个锁存器中 的每一个都具有一同步复位输入，所述组合电路产生一复位信号。所 述组合电路通常是一反馈电路。此电路的一个优点是提供了相位和频 率检测。与其他检测器相比它通常会产生一些基准串扰。而且，所述 两个锁存器是边缘触发，这使得所述相位检测性能依赖于所述检测器 输入的信号的占空比。此类相位检测器的一个主要的优点就是由于所 述反馈组合电路产生所述复位信号从而相位检测器具有重要的操作速 度限制。所述相位检测器的最大频率操作是由包括组合电路的延迟和 D锁存器内的传播时间的时间延迟来确定的。此最大频率操作的结果 是提供给所述PLL的基准信号的频率受限制。

发明内容

因此，本发明的一个目的是提供一个能利用相对高频率的基准信 号从而增加PLL的最大操作频率的相位检测器。
依据本发明，如所述介绍段落描述的PLL中，其特征在于所述相 位检测器包括用于获得所述频率控制信号的第一信号的装置和用于获 得所述频率控制信号的第二信号的装置，所述第一信号是通过所述基 准信号与所述相对相位偏移信号之一的二进制乘法获得的，所述第二 信号是通过所述相对相位偏移信号的二进制乘法获得的。信号乘积是 通过组合AND门实现的。由于无触发器也无组合反馈，依据本发明的 所述相位检测器具有比现有技术中描述的相对高一些的操作频率。
在本发明的一个实施例中，所述相对相位偏移信号是由分离器产 生的，所述分离器的输入信号是由与所述第一电荷泵和所述环路滤波 器耦合的压控振荡器所产生的。所述压控振荡器产生的信号被分成具 有相对相同频率和相对相位偏移的两分量。所述分离信号被输入到先 前段落中描述的相位检测器。理想地，为获得所述相位检测器的最大 线性范围，所述分离信号之间的相位差是90°。从模拟和实验可知，在 所述分离信号之间的90°相位偏移并不是绝对的。而且，由于所述相位 检测器并不依赖于信号占空比，所述分离器产生的信号的占空比可以 是25％至75％。因此，可以利用相对便宜的组件来实现所述分离器， 从而减少PLL的总成本。
在本发明的另一实施例中，所述分离器包括一个二进制除法器， 接收所述压控振荡器产生的信号并通过两个电路产生用于除法的时钟 信号的二进制信号，所述两个电路包括与第二触发器环状耦合的第一 触发器。所述两个触发器是边缘触发，所述第一触发器是在1状态变 换成0状态时被触发，所述第二触发器是在0状态变换成1状态时被 触发。所述配置允许对相对正交所产生的信号进行相对高频操作。
当所述分离器与所述VCO的输出直接耦合时可采用更简单的方 法，从而使得所述分离器可工作在本发明另一实施例所述的相对高频 上。在此情况下，可采用与反相器耦合的延迟线。当包括诸如使用在 光通信中的相对高频信号时，在芯片中很容易实现延迟线。由于信号 之间的相对相位偏移和占空比并不绝对，所述采用延迟线的方法是可 获得相对便宜的PLL的相对花费不多的方法。
如前所述，当所述分离信号具有90°的相对相位偏移，即为正交信 号，可获得所述相位检测器的最大线性范围。获得正交信号的一种相 对简单的方法是使用正交振荡器，所述正交振荡器产生基本上相对相 位偏移为90°的信号。由于所述PLL的正交相位偏移不绝对，因此所述 正交振荡器的设计参数更不绝对。因此，所述正交振荡器比具有高性 能技术需求的正交振荡器更容易实现。
在本发明的另一实施例中，所述锁相环还包括接收所述基准信号 和所述相对相位偏移信号的频率检测器，用于产生一上频率检测器信 号和一下频率检测器信号。所述频率检测器所产生的信号被输入到与 所述环滤波器耦合的第一电荷泵。优选地，所述频率检测器包括由基 准信号驱动而且在其输入具有所述相对相位偏移信号的第三触发器和 第四触发器。所述触发器的输出与第五触发器的输入终端耦合。所述 频率检测器产生通过所述第五触发器在其输出端产生的信号和在所述 第四触发器的杠输出获得的信号之间的二进制乘法获得的所述上频率 检测器信号。所述频率检测器还产生通过在第四触发器的杠输出获得 的信号和在第五触发器的杠输出获得的第五触发器信号的杠输出获得 的信号的二进制乘法获得的所述下频率检测器信号。一杠输出信号与 不具有杠的输出所产生的输出信号反相。许多组合和时序电路具有一 标准的和一杠输出，例如多路复用器、触发器等。增加了两个AND门， 从而产生能直接控制所述第一电荷泵的信号。在完成锁相之后，这些 信号将保持低，这意味着这些信号控制的所述第一电荷泵不会产生相 位噪音和所述PLL输出的寄生信号。

附图说明

以下将参照附图对本发明的优选实施例进行描述，这将使得本发 明的上述和其他特征以及优点更为明显，其中：
图1表示依据本发明的一锁相环；
图2表示依据本发明一实施例的相位检测器；
图3a和b表示分别当a)所述信号I比所述基准信号Ref超前时 和b)当所述信号I比所述基准信号Ref滞后时，所述相位检测器对 一相位误差的响应，
图4a和b表示a)根据分离信号之间的相位偏移和b)根据所述 基准信号的占空比，作为所述相位误差的函数的平均电荷泵电流，
图5表示依据本发明实施例的信号分离器，
图6表示依据本发明的信号分离器的另一实施例，
图7表示依据本发明实施例的频率检测器，以及
图8表示依据本发明的电荷泵和环滤波器。

具体实施方式

图1表示依据本发明的锁相环(PLL)。所述PLL包括用于确定 基准信号Ref和相对相位偏移信号I、Q之间的相位差的相位检测器 100，所述相位检测器100产生一上信号U和一下信号D。所述上信号 U和下D信号被提供给与一环滤波器203耦合的第一电荷泵201，即 块101。如图2所示，在所述相位检测器100中，所述上信号U是通 过所述基准信号Ref和所述相对相位偏移信号I、Q之一的二进制乘 法10获得的，而所述下信号D是通过所述相对相位偏移信号I、Q的 二进制乘法20获得的。再回到图1，所述PLL还包括一频率检测器104， 接收用于产生被输入到与所述环滤波器203耦合的第二电荷泵202的 一上频率检测器信号UFD和一下频率检测器信号DFD的所述基准信号 Ref和所述相对相位偏移信号I、Q。所述PLL还包括一压控振荡器 (VCO)102，在其输入提供具有受与所述环滤波器耦合的第一电荷泵 201的输出信号控制的频率的信号。所述VCO102的输出信号被输入到 一分离器103中，用于产生所述相对相位偏移信号Q和I。所述信号 的乘积是由如图2所示的组合AND门实现的。所述信号U是通过所述 基准信号Ref和所述信号Q的乘法获得的。所述D信号是通过所述相 位偏移信号Q和I的乘法获得的。注意所述信号U和D也可以通过信 号I、Q和Ref、I或Ref、Q之间的二进制乘积来获得。所述选择取 决于使用在PLL中的振荡器类型。由于无触发器和组合反馈，依据本 发明的所述相位检测器具有比现有技术中更高的操作频率。理想地， Q信号的上升沿比I信号的上升沿超前90°。
参考图3能更好解释所述相位检测器100的操作原理，图3表示 分别当a)所述信号I比所述基准信号超前时和b)当所述信号I比 所述基准信号滞后时，所述相位检测器100对一相位误差的响应。图 3表示D脉冲的长度恒定并且只取决于I和Q之间的相位差。所述相 位检测器103提供的信息是所述上U信号，其长度取决于PLL的相位 误差。当所述上U和下D信号被提供给第一电荷泵201时，进入PLL 环滤波器203的电荷线性取决于0°的周围的相位差的相位差。这起因 于图4a)，其中所述平均电荷泵电流被绘出为PLL输入相位差的函数。 这些曲线图表示所述相位检测器100的所述第一电荷泵201的增益为 其中Icp是最大电荷泵电流。由于所述第一电荷泵201和所述环滤 波器203统一动作，所述PLL锁定所述基准的上升沿与所述I信号的 上升沿之间的0°的相位误差，如图4所示。由于当PLL被锁定时所述 U和D脉冲和相应的第一电荷泵201电流消除，所述基准串扰小，从 而产生低寄生峰值，类似于使用了一常规相位-频率检测器的情况。
在图4a)中，示出了所述相位检测器与所述第一电荷泵201对正 交质量响应的相关性。尽管所述相位检测器的线性范围受Q和I信号 之间的相位偏移的影响，所述相位检测器增益不受影响，因为其位 于PLL的锁定点。这是因为所述相位检测器有效测量了基准信号Ref 与I信号的上升沿之间的时间差。通过信号Q的一普通下降沿在两个 AND门中实现U和I信号之间的复位。所述线性区域范围是 ΔФq-π＜ΔФ＜ΔФq，其中ΔФq是信号I和Q之间的相位差而且ΔФ是PLL 的相位误差。在理想正交的情况下，即信号I、Q相对相位偏移90°， 线性范围在 和 之间。如图4b)可知，所述增益和锁定的所述PLL 相位误差也不取决于所述基准信号Ref的占空比。同样也不取决于I 和Q的占空比，尽管此处未示出曲线图。所述线性区域受占空比偏差 影响。对于低于50％的基准占空比，所述线性区域在 π 2 < ΔΦ < 2 π ( DC - 1 / 4 ) 之间，其中DC是基准占空比。假如DC＞50％，那么 所述线性区域是在 2 π ( 3 / 4 - DC ) < ΔΦ < π 2 之间。值得注意的是，为正确操 作所述相位检测器100，所述基准占空比可大约在25％和75％之间。 在占空比为50％的情况下，所述线性范围在 和 之间。在所述相 位检测器100的几乎所有应用中，所述线性范围对所述信号占空比和 所述正交质量的相关性都不是问题。
值得注意的是，2002年2月ISSCC Dig.tech.Papers的第76-77 页的R.Farjad-rad的论文“用于在高集成数据通信芯片中的低抖动 时钟同步的0.2-2GHz、12mW乘法DLL(A 0.2-2GHz，12mW Multiplying DLL for Low-Jitter Clock Synthesis in High Integrated Data Communication Chips)”，其中一相位检测器看起来在某些设计上 与所述相位检测器100类似。然而，在此论文中，当PLL被锁定，U 和D脉冲长度为0。由于AND门输出电压和电荷泵的电流源不能无限 快，所述结构存在死区问题。这意味着所述相位检测器/电荷泵组合 的增益显著下降到0°相位差。由于AND门信号重叠，在本申请中的相 位检测器100不存在诸如当PLL被锁定时所述U和D信号的占空比大 约是25％的问题。在上述引用的文献中，采用了三输入AND门，这通 常比所述相位检测器100中所采用的二输入AND门慢。而且，在现有 技术文档中的方法包括采用微分信号，即相对相位偏移为180°，一附 加选择逻辑电路和一附加多路复用器，所述电路比本申请所公开的电 路更昂贵。而且，现有技术中的相位检测器和本申请的相位检测器所 使用的信号不同。
从上述分析可知，所述信号Q和I之间的理想相位偏移是90°，即 所述信号是正交的。可通过不同模式获取正交信号。
图5表示依据本发明一实施例的一信号分离器。所述分离器103 包括一个二进制除法器113，接收所述压控振荡器102所产生的信号。 所述分离器103通过两个电路产生用作除法的时钟信号的二进制信 号，所述两个电路包括包括与第二双稳态电路Q2、 Q2、D2、CK2环状 耦合的第一双稳态电路Q1、D1、 CKl，用于产生相对相位偏移的信号 I、Q。所述双稳态电路可以是例如D触发器或者D锁存器。此处需要 指出的是所述第一和第二双稳态电路可以是分频器113的最后两级。 所述信号I和Q基本上是正交的，因此所述PLL基本上是线性的。
图6表示依据本发明的信号分离器103的另一实施例。所述分离 器103包括串联耦合的一延迟线110和一反相器111。当所述分离器 103直接耦合到所述VCO102的输出时可采用上述装置，因此它与光网 络应用一样在相对高频工作。在此情况下，可采用与一反相器耦合的 一延迟线。当涉及诸如使用在光通信中的相对高频信号时，很容易实 现延迟线。由于所述信号之间的相对相位偏移及其占空比并不是绝对 的，所述采用延迟线的方法也相对便宜，从而可获得一相对便宜的 PLL。所述延迟线所增加的抖动将不影响所述PLL输出，这是因为它 被以误差被消除的方式被传送到所述第一电荷泵201的U和D电流源。 此处需要指出的是，所述压控振荡器102可以是一正交振荡器，因此 所述信号Q和I是由所述振荡器102直接产生。在此情况下，如图6 的信号分离器103不需要一延迟线。
图7表示了依据本发明一实施例的频率检测器。所述频率检测器 104包括由所述基准信号Ref驱动的一第三触发器D3、Q3、CK3和一 第四触发器D4、Q4、 Q4、CK4。所述第三和第四触发器在其输入D3、 D4上具有相对相位偏移信号I、Q。所述触发器的输出Q3、Q4与第五 触发器D5、CK5、Q5、 Q5的输入端D5、CK5耦合。所述相位检测器104 通过第五触发器D5、CK5、Q5、 Q5在其输出Q5所产生的信号与在所 述第四触发器D4、Q4、 Q4、CK4的杠输出所获得的信号之间的二进制 乘法产生所述上频率检测器信号UFD。所述频率检测器104还通过在 所述第四触发器D4、Q4、 Q4、CK4的杠输出 Q4所获得的信号和在所 述第五触发器D5、CK5、Q5、 Q5的杠输出 Q5所获得的第五触发器信号 的杠输出 Q5获得的信号的二进制乘法产生所述下频率检测器信号 DFD。一杠输出信号与非杠输出所产生的输出信号相对反相。许多组 合和时序电路具有一标准和一杠输出，例如多路复用器、触发器等。 增加两个AND门以产生能直接控制所述第一电荷泵201的信号。在实 现相位锁定之后，这些信号将保持低，这意味着这些信号所控制的第 一电荷泵201不会产生相位噪声和PLL输出的寄生信号。
图8表示了依据本发明的电荷泵和环滤波器。图1中的块101包 括与一环滤波器203耦合的一第一电荷泵201和一第二电荷泵202。 分别地，所述第一电荷泵所包括的开关受所述相对相位偏移信号U和 D控制而且所述第二电荷泵202所包括的开关受信号UFD和DFD控制。 而且，用于前述关系的所述电流第一电荷泵201电流Icp被标识。所述 环滤波器203具有一低通结构，所述第一电荷泵201和所述第二电荷 泵202提供的信号在所述环滤波器203中具有不同的入口。所述环滤 波器203根据信号U、D、UFD和DFD从而根据所述基准信号Ref和所 述相对相位偏移信号I和Q之间的相位和频率差向所述VCO102提供 一信号。注意PLL可以只具有一相位检测器。在此情况下，所述第二 电荷泵202和所述频率检测器104不再是必要的。
在本发明的保护范围不局限于上述实施例。本发明的保护范围也 不局限于权利要求中的附图标记。单词“包括”不排除除权利要求所 指出部分之外的部分。在元件之前的单词“一个”不排除多个元件。 本发明的装置形成部分可以专用硬件或者编程目的的处理器的形式实 现。本发明属于每个新特征或者特征的组合。
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锁相环-专利编号CN103718464A 2020-05-12 255
锁相环路-专利编号CN108988852A 2020-05-11 525
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