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相位对齐

阅读：366发布：2020-05-11

IPRDB可以提供相位对齐专利检索，专利查询，专利分析的服务。并且本公开内容涉及相位对齐，具体地涉及一种相位对齐电路系统(及其部分)，例如用于多路复用器或者从一级向另一级传输数据的其他电路系统。考虑到相位检测和相位旋转。这样的电路系统可以被实现为集成电路系统，例如在IC芯片上的集成电路系统。，下面是相位对齐专利的具体信息内容。

权利要求

1.一种多路复用器电路系统，包括：

数据发送器，其被配置成基于传输时钟信号跨信号线传输数据信号；

控制单元，其包括数据接收器和相位检测器，其中，所述数据接收器被配置成：基于接收时钟信号从所述信号线接收所述数据信号，并且基于所接收的数据信号且与所述接收时钟信号同步地产生输出信号，并且其中，所述相位检测器被配置成：基于所述输出信号相对于所述接收时钟信号的相位来测量所接收的数据信号的相位，并且输出指示所接收的数据信号的测量相位与目标相位之间的差异的控制信号；以及相位旋转器，其被配置成：基于所述控制信号调整所述传输时钟信号的相位，以使所述测量相位接近或达到所述目标相位。

2.根据权利要求1所述的多路复用器电路系统，其中，所述相位检测器被配置成：通过相对于所述接收时钟信号的边缘检测所接收的数据信号的边缘来测量所接收的数据信号的相位。

3.根据权利要求1或2所述的多路复用器电路系统，其中，所述输出信号包括脉冲信号，所述脉冲信号具有与所述接收时钟信号的边缘同步的脉冲，每个脉冲指示在所述接收时钟信号的相应边缘处的数据信号的数据值。

4.根据权利要求3所述的复用器电路系统，其中，所述输出信号包括：第一脉冲信号，其具有与所述接收时钟信号的边缘同步的脉冲，并在所述脉冲处所述数据信号具有逻辑1数据值；和/或第二脉冲信号，其具有与所述接收时钟信号的边缘同步的脉冲，并且在所述脉冲处所述数据信号具有逻辑0数据值。

5.根据权利要求4所述的多路复用器电路系统，其中：

所述控制单元包括成对的所述数据接收器，每个所述数据接收器被配置成：基于相应的接收时钟信号从所述信号线接收所述数据信号，并且产生相应的输出信号；

所述接收时钟信号具有彼此不同的相对相位，使得所述输出信号具有相关联的彼此不同的相对相位；以及所述相位检测器被配置成：如果来自与那些边缘同步的所述成对的数据接收器的脉冲指示相反的数据值，则确定所述数据信号的边缘在所述成对的数据接收器的接收时钟信号的相应边缘之间。

6.根据权利要求5所述的多路复用器电路系统，其中，所述相位检测器被配置成：如果指示来自所述成对的数据接收器中的一个数据接收器的数据值0的脉冲与指示来自所述成对的数据接收器中的另一个数据接收器的数据值1的脉冲重叠，则确定所述数据信号的边缘位于所述成对的数据接收器的接收时钟信号的相应边缘之间。

7.根据权利要求6所述的多路复用器电路系统，其中，所述脉冲是逻辑0脉冲，并且所述相位检测器可操作成通过对所述成对的数据接收器的输出信号执行或非功能来检测所述重叠。

8.根据权利要求6或7所述的多路复用器电路系统，其中：

所述控制单元包括一组数据接收器，所述一组数据接收器可基于相应的一组接收时钟信号进行操作，所述一组接收时钟信号是时间交错的，使得它们具有彼此不同的相对相位；

以及

所述一组数据接收器被组织成多个所述成对的数据接收器，所述相位检测器被配置成：针对每个所述成对的数据接收器，确定所述数据信号的边缘是否在所述成对的数据接收器的接收时钟信号的相应边缘之间。

9.根据权利要求8所述的多路复用器电路系统，其中：

所述相位检测器包括用于每一对数据接收器的锁存器；以及

每个锁存器被配置成：当针对其一对数据接收器检测到重叠时输出重叠信号，并且当针对另一对数据接收器检测到重叠时输出非重叠信号，可选地，其中，每个锁存器被配置成：

保持输出重叠信号，直到针对另一对数据接收器检测到的重叠使其输出非重叠信号为止；以及保持输出非重叠信号，直到针对其一对数据接收器检测到的重叠使其输出重叠信号为止。

10.根据权利要求1或2或4或6或7或9所述的多路复用器电路系统，其中，所述相位旋转器被配置成：通过从相对于彼此相位移动的多个候选时间交错时钟信号中选择时钟信号作为所述传输时钟信号来调整所述传输时钟信号的相位，可选地，其中，所述相位旋转器包括：

多个输入节点，所述多个输入节点被配置成接收多个候选时钟信号中的相应时钟信号；

输出节点；以及

选择器电路系统，其可基于所述控制信号进行操作，以调整选择所述候选时钟信号中的哪一个通过所述选择器电路系统经由相应路径在所述输出节点处被输出，其中，所述相位旋转器被配置成使得：当被选择时在所述输入节点和所述输出节点之间所述候选时钟信号的传播延迟彼此相同。

11.根据权利要求1或2或4或6或7或9所述的多路复用器电路系统，其中：所述数据发送器、信号线以及所述控制单元的数据接收器中的一个或特定的一个构成所述多路复用器电路系统的第一数据通道；以及所述多路复用器电路系统包括至少另一个数据通道，所述另一个数据通道的传输时钟信号与所述第一数据通道的传输时钟信号保持给定的相位关系，并且所述另一个数据通道的接收时钟信号与所述第一数据通道的接收时钟信号保持给定的相位关系。

12.一种用于测量从信号线接收的数据信号的相位的相位检测器电路系统，所述相位检测器电路系统包括：成对的数据接收器，每个数据接收器被配置成：基于相应的接收时钟信号从所述信号线接收所述数据信号，并且基于所接收的数据信号且与所述相应的接收时钟信号同步地产生输出信号；以及相位检测器，其被配置成基于所述输出信号相对于所述接收时钟信号的相位来测量所接收的数据信号的相位，其中：

所述接收时钟信号具有彼此不同的相对相位，使得所述输出信号具有相关联的彼此不同的相对相位。

13.根据权利要求12所述的相位检测器电路系统，其中：

所述相位检测器被配置成：通过相对于所述接收时钟信号的边缘检测所接收的数据信号的边缘来测量所接收的数据信号的相位；

每个输出信号包括具有与相关的接收时钟信号的边缘同步的脉冲的脉冲信号，每个脉冲指示所述数据信号在相应的边缘处的数据值；

每个输出信号包括：第一脉冲信号，其具有与相关的接收时钟信号的边缘同步的脉冲，并且在所述脉冲处所述数据信号具有逻辑1数据值；和/或第二脉冲信号，其具有与相关的接收时钟信号的边缘同步的脉冲，并且在所述脉冲处所述数据信号具有逻辑0数据值；以及所述相位检测器被配置成：如果来自与那些边缘同步的所述成对的数据接收器的脉冲指示相反的数据值，则确定所述数据信号的边缘在所述成对的数据接收器的接收时钟信号的相应边缘之间。

14.一种相位旋转器电路系统，包括：

多个输入节点，所述多个输入节点被配置成接收具有彼此不同相位的多个时间交错的候选时钟信号中的相应的时钟信号；

输出节点；以及

选择器电路系统，其可基于选择信号进行操作，以调整选择所述候选时钟信号中的哪一个通过所述选择器电路系统经由相应路径在所述输出节点处被输出，其中：

所述选择器电路系统包括多个逻辑门，所述路径经由所述多个逻辑门通过；

所述路径包括逻辑门和互连路径长度的彼此相同的组合，使得当被选择时在所述输入节点与所述输出节点之间所述候选时钟信号的传播延迟彼此相同；

所述选择器电路系统可基于所述选择信号进行操作，以调整时钟选择信号阵列中的哪一个具有选择状态，所述阵列中的其他时钟选择信号具有取消选择状态；以及所述选择器电路系统被配置成使得：具有所述选择状态的时钟选择信号使所述候选时钟信号中相应的一个作为所述传输时钟信号被输出，而具有所述取消选择状态的时钟选择信号使所述候选时钟信号中相应的一个不被作为所述传输时钟信号输出。

15.一种包括根据前述权利要求中任一项所述的电路系统的集成电路系统，例如IC芯片。

说明书全文

相位对齐

技术领域

[0001] 本发明涉及相位对齐，具体地，涉及相位对齐电路系统(及其部分)，例如用于多路复用器或从一级向另一级传输数据的其他电路系统。这种电路系统可以被实现为集成电路系统，例如在IC芯片上的集成电路系统。

背景技术

[0002] 在这样的电路系统中，数据可以经由信号线(例如传输线)作为数据信号从一个(例如多路复用)电路级传输到接收它的另一个电路级。两级可以依赖于各自的时钟信号进行操作。在信号线上的延迟可能是未知的或者可能例如随着工艺、电压和温度(PVT)而变化的情况下，能够准确并可靠地基于相应的时钟信号来锁存所接收的数据是重要的。

[0003] 随着这种电路系统的速度的增加以及半导体器件尺寸的相应微型化，精确地操作这种电路系统的压力不断增加。

[0004] 鉴于上述情况，期望提供改进的电路系统。

发明内容

[0005] 根据本发明第一方面的实施方式，提供了一种多路复用器电路系统，包括：数据发送器，其被配置成基于传输时钟信号跨信号线传输数据信号；控制单元，其包括数据接收器和相位检测器，其中，数据接收器被配置成基于接收时钟信号从信号线接收数据信号，并且基于接收的数据信号并与接收时钟信号同步地产生输出信号，并且其中，相位检测器被配置成基于所述输出信号相对于接收时钟信号的相位来测量接收的数据信号的相位，并且输出指示接收的数据信号的测量相位与目标相位之间的差异的控制信号；以及相位旋转器，其被配置成基于控制信号调整传输时钟信号的相位，以使测量的相位接近或达到目标相位。

[0006] 这样的电路系统使得能够例如动态地调整传输时钟信号的相位，以使得数据信号在数据接收器中被精确地恢复。这样的调整可以随时间进行，从而对电路系统的操作进行初始校准，并且然后针对例如电压或温度变化进行补偿。

[0007] 数据发送器可以例如通过多路复用多个输入数据信号来产生其数据信号。然而，在一些布置中，由数据发送器传输的数据信号可以从单个输入数据信号产生，在这种情况下，本方面的电路系统可以被简称为数据传输电路系统。

[0008] 数据发送器可以被配置成基于传输时钟信号来传输数据信号，在这种意义上，数据信号与该时钟信号同步。换句话说，数据发送器可以被认为是由传输时钟信号来进行计时。数据接收器可被认为类似地由其接收时钟信号进行计时，使得其输出信号与该时钟信号同步。

[0009] 相位检测器可以被配置成相对于接收时钟信号的相位来测量接收的数据信号的相位，在这种意义上，指示了一个的相位在另一个的相位之前还是之后。

[0010] 接收时钟信号和传输时钟信号可以具有设定的频率关系以及/或者可以保持在相位调整之间的相位关系。例如，接收时钟信号的频率可以是传输时钟信号的频率的两倍(或三倍等)。频率比可能取决于应用。

[0011] 相位检测器可以被配置成通过相对于接收时钟信号的边缘(相位或时间位置)检测接收的数据信号的边缘(相位或时间位置)来测量接收的数据信号的相位。

[0012] 输出信号可以包括具有与接收时钟信号的边缘同步的脉冲的脉冲信号，每个脉冲指示数据信号在相应的边缘处的数据值(例如，逻辑1或0)。相应的边缘可以是上升边缘。相应的边缘可以是下降边缘。边缘可以是对应的边缘，即两个时钟信号彼此同相，且它们将同时发生。

[0013] 输出信号可以包括：第一脉冲信号，其具有与接收时钟信号的边缘同步的脉冲，在所述脉冲处数据信号具有逻辑1数据值；以及/或者第二脉冲信号，其具有与接收时钟信号的边缘同步的脉冲，在所述脉冲处数据信号具有逻辑0数据值。

[0014] 脉冲与其同步的边缘可以是上升沿。脉冲与其同步的边缘可以是下降沿。脉冲可以与在数据信号具有逻辑1数据值处的接收时钟信号的边缘同步，在这种意义上，当数据信号具有逻辑1数据值时，脉冲与接收时钟信号的边缘同步地出现(或开始)或者与接收时钟信号的边缘对齐。脉冲可以与在数据信号具有逻辑0数据值处的接收时钟信号的边缘同步，在这种意义上，当数据信号具有逻辑0数据值时，脉冲与接收时钟信号的边缘同时地出现(或开始)或者与接收时钟信号的边缘对齐。数据信号可以具有逻辑1数据值，在这种意义上，数据信号具有高电压值(例如VDD)。数据信号可以具有逻辑0数据值，在这种意义上，数据信号具有低电压值(例如GND)。

[0015] 控制单元可以包括一对所述数据接收器，每个数据接收器被配置成基于相应的接收时钟信号从信号线接收数据信号并且产生相应的所述输出信号。接收时钟信号可以具有彼此不同的相对相位，使得输出信号具有相关的彼此不同的相对相位，并且相位检测器可以被配置成：如果来自一对数据接收器的与那些边缘同步的脉冲指示相反的数据值(例如0和1，反之亦然)，则确定数据信号的边缘位于一对数据接收器的接收时钟信号的相应边缘之间(时间上)。

[0016] 来自一对数据接收器的脉冲可以与相应的接收时钟信号的边缘同步，在这种意义上，脉冲指示在当接收时钟信号的边缘出现时数据信号具有的数据值。数据信号的边缘可以在一对数据接收器的接收时钟信号的相应边缘之间(时间上)，在这种意义上，那些接收时钟信号中的第一接收时钟信号的边缘被数据信号的边缘跟随(在时间上)，并且随后数据信号的边缘被那些接收时钟信号中的另一个接收时钟信号的边缘(其对应于第一接收时钟信号的边缘)跟随(在时间上)。来自一对数据接收器的与边缘同步的脉冲可以指示出相反的数据值，在这种意义上，来自一对数据接收器中的一个数据接收器的脉冲指示数据信号具有逻辑1数据值(或高值)，并且来自该对数据接收器中的另一个数据接收器的脉冲指示数据信号具有逻辑0数据值(或低值)，反之亦然。

[0017] 相位检测器可以被配置成：如果指示来自一对数据接收器中的一个数据接收器的数据值0的脉冲与指示来自该对数据接收器中的另一个数据接收器的数据值1的脉冲重叠(在时间上)，则确定数据信号的边缘在该对数据接收器的接收时钟信号的对应边缘之间(时间上)。

[0018] 指示来自一对数据接收器中的一个数据接收器的数据值0的脉冲可以与指示来自该对数据接收器中的另一个数据接收器的数据值1的脉冲重叠，在这种意义上，脉冲之一的至少一部分在另一个脉冲的至少一部分正在发生的同一时间发生。

[0019] 脉冲可以是逻辑1脉冲，并且相位检测器能够操作成通过对一对数据接收器的输出信号执行与功能来检测重叠。脉冲可以是逻辑0脉冲，并且相位检测器能够操作成通过对一对数据接收器的输出信号执行或非功能来检测重叠。

[0020] 控制单元可以包括一组数据接收器，该组数据接收器能够基于接收时钟信号的相应组进行操作，该组接收时钟信号是时间交错的，使得它们具有彼此不同的相对相位。该组数据接收器可以被组织成多个所述对，相位检测器被配置成：针对每个所述对，确定数据信号的边缘是否在该对数据接收器的接收时钟信号的相应边缘之间。

[0021] 一组数据接收器能够基于相应的一组接收时钟信号进行操作，在这种意义上，每个数据接收器能够基于一组接收时钟信号中相应的一个进行操作。一组数据接收器中的数据接收器能够基于一组接收时钟信号中的相应接收时钟信号进行操作，在这种意义上，数据接收器通过相应的接收时钟信号进行计时，使得数据接收器的输出与相应的接收时钟信号同步。一组接收时钟信号可以是时间交错的，使得它们具有彼此不同的相对相位，在这种意义上，接收时钟信号具有彼此相同的频率，但具有彼此不同的相位。

[0022] 控制单元的数据接收器可以被连接成使得针对所述每一对的接收时钟信号具有与一组接收时钟信号的相位相邻的相位，从而使相位检测器确定对于相邻相位的接收时钟信号中的哪一对，数据信号的边缘位于那些接收时钟信号的边缘之间(时间上)。

[0023] 针对所述每一对的接收时钟信号可以具有相邻的相位，在这种意义上，一组接收时钟信号中没有其它接收时钟信号的相位落入该对数据接收器的接收时钟信号的相位之间的相位范围内。

[0024] 相位检测器可以包括用于数据接收器中的每一对的锁存器。每个锁存器可以被配置成：当检测到数据接收器中的一对重叠时，输出重叠信号，并且当检测到数据接收器中的另一对重叠时，输出非重叠信号。

[0025] 可以检测与锁存器对应的一对数据接收器的重叠，在这种意义上，检测到数据信号的边缘在该对数据接收器的接收时钟信号的相应边缘之间(在时间上)。例如，来自与那些边缘同步的一对数据接收器的脉冲可以指示相反的数据值，或者例如，来自该对数据接收器中的一个数据接收器的指示逻辑0数据值(或低)的脉冲可以与来自该对数据接收器中的另一个数据接收器的指示逻辑1数据值(或高)的脉冲重叠(在时间上)。

[0026] 每个锁存器可以被配置成：保持输出重叠信号，直到对另一对数据接收器检测到的重叠使其输出非重叠信号为止；并保持输出非重叠信号，直到对该对数据接收器检测到的重叠使其输出重叠信号为止。

[0027] 每个锁存器可以被配置成：通过例如保持具有逻辑0数据值(或逻辑1数据值)的信号来保持输出重叠信号。每个锁存器可以被配置成：通过例如保持具有逻辑1数据值(或逻辑0数据值)的信号来保持输出非重叠信号。

[0028] 相位旋转器可以被配置成：通过从相对于彼此进行相移的多个候选时间交错时钟信号中选择时钟信号作为传输时钟信号，来调整传输时钟信号的相位。

[0029] 多个候选时钟信号可以相对于彼此进行时间交错和相移，在这种意义上，候选时钟信号具有彼此相同的频率，但具有彼此不同的相位。

[0030] 相位旋转器可以包括：多个输入节点，所述多个输入节点被配置成接收多个候选时钟信号中的相应时钟信号；输出节点；以及选择器电路系统，其能够基于控制信号进行操作，以调整选择候选时钟信号中的哪一个在输出节点处经由通过选择器电路系统的相应路径输出。相位旋转器可以被配置成使得当被选择时在输入节点和输出节点之间候选时钟信号的传播延迟是彼此相同的。以这种方式，可能不存在或可忽略与调整选择候选时钟信号中的哪一个在输出节点处输出有关的延迟影响。

[0031] 选择器电路系统能够基于控制信号进行操作，在这种意义上，选择器电路系统的操作(即，其输出)取决于控制信号。选择器电路系统可以调整选择候选时钟信号中的哪一个在输出节点处被输出，在这种意义上，选择器电路系统输出一个候选时钟信号，而不是另一个。可以选择候选时钟信号，以在输出节点处经由通过选择器电路系统的相应路径被输出，在这种意义上，信号通过逻辑门的特定组合，以使候选时钟信号在输出节点处被输出。

[0032] 对于每个候选时钟信号，通过选择器电路系统的路径长度可以是相同的。

[0033] 路径长度可以是相同的，在这种意义上，通过逻辑门组合使得候选时钟信号在输出节点处被输出的信号所受到的传播延迟是相同的，而不考虑在输出节点处输出哪一个候选时钟信号。

[0034] 选择器电路系统可以包括多个逻辑门，路径经由所述多个逻辑门通过，并且路径可以包括逻辑门和互连路径长度的彼此相同的组合。也就是说，尽管不同的路径可以通过不同的逻辑门，但是对于每个路径的门的类型的组合可以是相同的。

[0035] 选择器电路系统能够基于控制信号进行操作，以调整时钟选择信号阵列中的哪一个时钟选择信号具有选择状态，阵列中的其他时钟选择信号具有取消选择状态；并且选择器电路系统可以被配置成使得具有选择状态的时钟选择信号使候选时钟信号中相应的一个作为传输时钟信号被输出。

[0036] 例如，时钟选择信号阵列可以是多位信号。时钟选择信号阵列中的一个时钟选择信号可以具有选择状态，在这种意义上，多位选择信号中的一位具有逻辑1数据值。该阵列中的其他时钟选择信号可以具有取消选择状态。在这种意义上，除具有逻辑0数据值的位之外的多位选择信号的每个位具有逻辑1数据值。具有选择状态的时钟选择信号可以使得候选时钟信号中相应的一个作为传输时钟信号被输出，在这种意义上，它使信号通过逻辑门的特定组合，以使该一个候选时钟信号作为传输时钟信号被输出。

[0037] 选择器电路系统可以包括移位寄存器，其能够操作成输出时钟选择信号阵列，并且能够操作成通过对保持在移位寄存器中的值进行移位来调整时钟选择信号阵列中的哪一个具有选择状态。

[0038] 例如，移位寄存器可以输出多位信号作为时钟选择信号的阵列。保持在移位寄存器中的值可以被移位，在这种意义上，多位信号的位被移动使得在位中不同的一个具有逻辑1数据值。

[0039] 选择器电路系统可以包括串联连接在一起的多个时钟锁存器，经由所述多个时钟锁存器将控制信号提供给移位寄存器，时钟锁存器由相同的定时时钟信号进行计时。这可以提供一定程度的亚稳态保护。

[0040] 可以经由串联连接的多个时钟锁存器将控制信号提供给移位寄存器，在这种意义上，选择信号在被输入到移位寄存器之前通过多个时钟锁存器中的每个。时钟锁存器可以由相同的定时时钟信号进行计时，在这种意义上，从每个锁存器输出的信号与相同的定时时钟信号同步。

[0041] 选择器电路系统可以包括由定时时钟信号进行计时的另外的时钟锁存器，经由该时钟锁存器在控制将候选时钟信号中的哪一个作为传输时钟信号被输出之前来锁存时钟选择信号阵列。

[0042] 时钟选择信号阵列可以由另外的时钟锁存器进行锁存，在这种意义上，时钟选择信号阵列由另外的时钟锁存器接收，并由与定时时钟信号同步的时钟锁存器输出。

[0043] 选择器电路系统能够基于控制信号进行操作，以输出与用作传输时钟信号的候选时钟信号具有给定相位关系的一个或更多个另外的所述候选时钟信号。

[0044] 另外的所述候选时钟信号可以与用作传输时钟信号的候选时钟信号具有给定的相位关系，在这种意义上，在每个另外的候选时钟信号与用作传输时钟信号的候选时钟信号之间存在设定的相位差。因此，对哪个候选时钟信号被用作传输时钟信号的调整引起了另外的候选时钟信号的相位上的相应改变，使得保留了设定的相位差。

[0045] 数据发送器可以是多路复用器电路系统的多路复用器级，可操作成基于多个输入数据信号来产生数据信号。

[0046] 数据发送器、信号线以及控制单元的数据接收器中的一个或特定一个数据接收器可以构成多路复用器电路系统的第一(例如“虚拟”)数据通道；并且多路复用器电路系统可以包括至少另一个(例如“真实”或“实际”)数据通道，该数据通道的传输时钟信号与第一数据通道的传输时钟信号保持给定的相位关系，并且该数据通道的接收时钟信号与第一数据通道的接收时钟信号保持给定的相位关系。

[0047] 另一个数据通道的传输时钟信号可以与第一数据通道的传输时钟信号保持给定的相位关系，在这种意义上，在两个时钟信号之间存在设定的相位差，使得当第一数据通道的传输时钟信号发生变化(例如，相位变化)时，另一个数据通道的传输时钟信号也发生变化，使得设定的相位差被保留。另一个数据通道的接收时钟信号可以以类似的方式与第一数据通道的接收时钟信号保持给定的相位关系。

[0048] 第一数据通道可以用作“虚拟”数据通道，而另一个数据通道可以是接收和发送实际数据的数据通道。

[0049] 多路复用器电路系统可以包括多个另外的数据通道；并且另外的数据通道的传输时钟信号可以是时间交错的，使得它们保持彼此不同的相对相位，并且另外的数据通道的接收时钟信号可以相应地时间交错。

[0050] 另外的数据通道的传输时钟信号可以是时间交错的，使得它们彼此保持不同的相对相位，在这种意义上，它们具有彼此相同的频率，但彼此不同的相对相位。

[0051] 多路复用器电路系统可以被实现为可选地在IC芯片上的集成电路系统。

[0052] 根据本发明第二方面的实施方式，提供了一种集成电路系统，诸如包括本发明的前述第一方面的多路复用器电路系统的IC芯片。

[0053] 根据本发明的第三方面的实施方式，提供了一种数模转换器，其包括本发明的前述第一方面的多路复用器电路系统。

[0054] 根据本发明第四方面的实施方式，提供了一种数据传输方法，包括：基于传输时钟信号跨信号线传输数据信号；基于接收时钟信号从信号线接收数据信号；并且基于接收的数据信号并与接收时钟信号同步地产生输出信号；基于所述输出信号相对于接收时钟信号的相位来测量接收的数据信号的相位，并且输出指示接收的数据信号的测量相位与目标相位之间的差异的控制信号；以及基于控制信号来调整传输时钟信号的相位，以使测量的相位接近或达到目标相位。

[0055] 根据本发明的第五方面的实施方式，提供了一种相位检测器电路，用于测量从信号线接收的数据信号的相位，相位检测器电路系统包括一对数据接收器，每个数据接收器被配置成基于相应的接收时钟信号从信号线接收数据信号，并且基于接收的数据信号并与相应的接收时钟信号同步地产生输出信号；以及相位检测器，其被配置成基于输出信号相对于接收时钟信号的相位来测量接收的数据信号的相位，其中，接收时钟信号具有彼此不同的相对相位，使得输出信号具有相关联的彼此不同的相对相位。

[0056] 相位检测器可以被配置成通过相对于接收时钟信号的边缘(相位或时间位置)检测接收的数据信号的边缘(相位或时间位置)来测量接收的数据信号的相位。

[0057] 每个输出信号可以包括具有与所相关的接收时钟信号的边缘同步的脉冲的脉冲信号，每个脉冲指示数据信号在相应的边缘处的数据值。

[0058] 每个输出信号可以包括：第一脉冲信号，其具有与相关的接收时钟信号的边缘同步的脉冲，并且在所述脉冲处数据信号具有逻辑1数据值；和/或第二脉冲信号，其具有与相关的接收时钟信号的边缘同步的脉冲，并且在所述脉冲处数据信号具有逻辑0数据值。

[0059] 相位检测器可以被配置成：如果来自与那些边缘同步的一对数据接收器的脉冲指示相反的数据值，则确定数据信号的边缘在该对数据接收器的接收时钟信号的相应边缘之间(在时间上)。

[0060] 相位检测器可以被配置成：如果指示来自一对数据接收器中的一个数据接收器的数据值0的脉冲与指示来自一对数据接收器中的另一个数据接收器的数据值1的脉冲重叠(在时间上)，则确定该数据信号的边缘在该对数据接收器的接收时钟信号的相应边缘之间(时间上)。

[0061] 脉冲可以是逻辑1脉冲，并且相位检测器能够操作成通过对一对数据接收器的输出信号执行与功能来检测重叠。

[0062] 脉冲可以是逻辑0脉冲，并且相位检测器能够操作成通过对一对数据接收器的输出信号执行或非功能来检测重叠。

[0063] 相位检测器电路系统可以包括能够基于相应的一组接收时钟信号进行操作的一组数据接收器，一组接收时钟信号是时间交错的，使得它们彼此具有不同的相对相位，其中，一组数据接收器可以被组织成多个所述对；并且相位检测器可以被配置成：针对每个所述对来确定数据信号的边缘是否在该对数据接收器的接收时钟信号的相应边缘之间。

[0064] 控制单元的数据接收器可以被连接以使得针对每个所述对接收时钟信号具有与一组接收时钟信号的相位相邻的相位，使得相位检测器确定对于相邻相位的接收时钟信号中的哪一对，数据信号的边缘位于那些接收时钟信号的边缘之间(在时间上)。

[0065] 相位检测器可以包括用于每一对数据接收器的锁存器；并且每个锁存器可以被配置成：当检测到数据接收器中的一对重叠时，输出重叠信号，并且当检测到数据接收器中的另一对重叠时，输出非重叠信号。

[0066] 每个锁存器可以被配置成：保持输出重叠信号，直到针对另一对数据接收器检测到的重叠使其输出非重叠信号为止；并且保持输出非重叠信号，直到针对其一对数据接收器检测到的重叠使其输出重叠信号为止。

[0067] 相位检测器电路系统可以被实现为可选地在IC芯片上的集成电路系统。

[0068] 根据本发明的第六方面的实施方式，提供了一种多路复用器电路系统，其包括本发明的前述第五方面的相位检测器电路系统。

[0069] 根据本发明的第七方面的实施方式，提供了一种集成电路系统，例如包括本发明的前述第五方面的相位检测器电路系统的IC芯片。

[0070] 根据本发明的第八方面的实施方式，提供了一种数模转换器，其包括本发明的前述第五方面的相位检测器电路系统。

[0071] 根据本发明的第九方面的实施方式，提供了一种测量从信号线接收的数据信号的相位的方法，该方法包括：在一对数据接收器中的每个处，基于相应接收时钟信号来接收来自信号线的数据信号，并且基于接收的数据信号并与相应的接收时钟信号同步地产生输出信号；以及基于所述输出信号，相对于接收时钟信号的相位来测量接收的数据信号的相位，其中，接收时钟信号彼此具有不同的相对相位，使得输出信号具有相关的彼此不同的相关相位。

[0072] 根据本发明第十方面的实施方式，提供了一种相位旋转器电路系统，其包括：多个输入节点，其被配置成接收彼此具有不同相位的多个时间交错候选时钟信号中的相应时钟信号；输出节点；以及选择器电路系统，其基于选择信号可操作成调整选择候选时钟信号中的哪一个以在输出节点处经由通过选择器电路系统的相应路径被输出，其中，相位旋转器电路系统被配置成使得：当被选择时输入节点与输出节点之间候选时钟信号的传播延迟彼此相同。

[0073] 对于每个候选时钟信号，通过选择器电路系统的路径长度可以相同。

[0074] 选择器电路系统可以包括多个逻辑门，路径经过所述多个逻辑门，并且路径可以包括逻辑门和互连路径长度的彼此相同的组合。

[0075] 选择器电路系统基于选择信号可操作成调整时钟选择信号阵列中的哪一个时钟选择信号具有选择状态，阵列中的其他时钟选择信号具有取消选择状态；并且选择器电路系统可以被配置成使得：具有选择状态的时钟选择信号使候选时钟信号中相应的一个作为传输时钟信号被输出(而具有取消选择状态的时钟选择信号使候选时钟信号中相应的一个不被作为传输时钟信号输出)。

[0076] 选择器电路系统可以包括移位寄存器，其可操作成输出时钟选择信号阵列，并且可操作成通过对保持在移位寄存器中的值进行移动来调整时钟选择信号阵列中的哪一个时钟选择信号具有选择状态。

[0077] 选择器电路系统可以包括串联连接在一起的多个时钟锁存器，经由所述多个时钟锁存器将选择信号提供给移位寄存器，时钟锁存器由相同的定时时钟信号进行计时。

[0078] 选择器电路系统可以包括由定时时钟信号进行计时的另外的时钟锁存器，在控制将候选时钟信号中的哪一个作为传输时钟信号输出之前，经由该另外的时钟锁存器来锁存时钟选择信号阵列。

[0079] 选择器电路系统基于选择信号可操作成将与用作传输时钟信号的候选时钟信号具有给定相位关系的一个或更多个另外的所述候选时钟信号输出。

[0080] 方法方面的特征可以同等地适用于装置(电路系统)方面，反之亦然。

附图说明

[0081] 现在将通过示例的方式来参照附图，在附图中：

[0082] 图1是多路复用器电路系统的示意图；

[0083] 图2是图1的数据接收器的示意图；

[0084] 图3是用于理解图2的电路系统的信号时序图；

[0085] 图4A是可以形成图1的相位检测器的一部分的相位检测单元的示意图；

[0086] 图4B是用于理解可以如何连接一组这样的相位检测单元的表格；

[0087] 图5A和图5B是用于理解图2和图4A的电路系统的操作的信号时序图；

[0088] 图6是图1的相位旋转器的示意图；

[0089] 图7是相位选择器系统的示意图；

[0090] 图8A至图8D是用于理解图7的相位选择器系统的信号时序图；

[0091] 图9是图6的相位选择器中的一个的示意图；

[0092] 图10是可以包括图1的多路复用器电路系统的多路复用器系统的示意图；以及[0093] 图11是可以包括图1的多路复用器电路系统的数字-模拟(DAC)电路系统的示意图。

具体实施方式

[0094] 图1是多路复用器电路系统1000的示意图。多路复用器电路系统1000包括数据发送器2、信号线L、控制单元4和相位旋转器6。控制单元4包括数据接收器410和相位检测器500。

[0095] 根据数据发送器2被连接以从相位旋转器6接收的传输时钟信号CLKT，数据发送器2被连接，以跨信号线L传输数据信号A。控制单元4的数据接收器410被连接以根据测量时钟信号CLKM(作为接收时钟信号)从信号线L接收数据信号A。

[0096] 数据接收器410能够操作成基于接收的数据信号A产生输出信号B并与测量时钟信号CLKM同步，并将输出信号B传输至相位检测器500。相位检测器500能够操作成基于输出信号B相对于测量时钟信号CLKM的相位来测量数据信号A的相位，并且向相位旋转器6输出控制信号C，其指示数据信号L的测量相位与目标相位之间的差异。

[0097] 相位旋转器6被连接以接收控制信号C，并且能够操作成基于控制信号C来调整传输时钟信号CLKT的相位，以使测量的相位接近或达到目标相位。

[0098] 数据发送器2是多路复用器或者多路复用器的多路复用级(并且因此被示出为具有两个数据输入作为示例)，然而，其可以是根据时钟信号传输数据的任何其他部件或电路系统(在该情况下，多路复用器电路系统1000可以被称为数据传输电路系统，并且可能仅提供一个数据输入)。将相应地理解本公开内容。

[0099] 信号线L可以是长距离信号线，例如，其可以是以16nm工艺实现的150μm至900μm或者300μm至400μm的传输线。数据信号A可以使用降低的电压摆幅来跨信号线L传输，以节省电力，并且因此信号线可以被称为低摆幅数据总线。数据接收器410可以是锁存器，或者其可以是能够根据时钟信号接收和传输数据的其他部件或电路。如果以降低的电压摆幅跨信号线L来传输数据信号以节省电力，则当数据接收器410根据测量时钟信号CLKM接收到数据信号时，数据接收器410可以将数据恢复为全摆幅。例如，数据接收器410可以被实现为强臂(强臂)锁存器。在该方面，可以参照EP3217291和EP3217548，其全部内容通过引用并入本文。

[0100] 相位检测器500可以包括锁存器电路系统或能够相对于时钟信号相位来测量数据信号的相位的其他电路。相位检测器500可以以一个或更多个控制位的形式输出控制信号C。

[0101] 相位旋转器6可以以一个或更多个控制位的形式接收控制信号C，并且可以被配置成基于一个或更多个控制位来调整传输时钟信号CLKT的相位。相位旋转器6可以例如基于从相位检测器500接收到的一个或更多个控制位来从多个候选时间交错时钟信号中选择作为传输时钟信号CLKT的时钟信号。

[0102] 数据信号A沿着信号线L的传播可能导致延迟，使得当在信号线L之后接收时，数据信号A与测量时钟信号或目标时钟信号未在时间上一致或未充分对齐，以允许数据信号在信号线L之后被成功恢复。考虑到这一点，传输时钟信号可以被相位旋转，使得数据信号A在跨信号线L传播之后与目标时钟信号在时间上一致，并且因此可以被成功恢复。

[0103] 尽管在图1中未示出，但在多路复用器的情况下，接收侧的测量时钟信号CLKM(和任何相应的目标时钟信号)与传输时钟信号CLKT相比可能需要较高的频率。例如，如果数据发送器执行2：1多路复用操作，则接收侧的测量时钟信号CLKM(和任何相应的目标时钟信号)可以是传输时钟信号CLKT的频率的两倍。作为示例，相位旋转器可以接收包括测量时钟信号CLKM的一组时间交错(即，相互相移)的时钟信号，并且调整输出那些时钟信号中的哪一个以调整其输出时钟信号，该输出信号通过二分时钟分频器以形成传输时钟信号CLKT。仅作为示例，数据发送器可以被配置成接收两个1GHz数据信号，并且基于2GHz传输时钟信号CLKT将那些信号多路复用为传输线L上的2GHz数据信号。然后，数据接收器410基于4GHz时钟信号(与测量时钟信号CLKM相对应)可操作成锁存接收的数据信号。

[0104] 在运行示例中，数据接收器410是一组八个相同的数据接收器4100、4101、4102、4103、4104、4105、4106和4107中的一个。数据接收器4100至4107分别由测量时钟信号CLKM0、CLKM1、CLKM2、CLKM3、CLKM4、CLKM5、CLKM6和CLKM7进行计时。测量时钟信号是时间交错的，例如等时间交错，使得它们彼此具有不同的相对相位(但是彼此具有相同的频率)。每个数据接收器4100至4107被连接以根据其相应的测量时钟信号来接收数据信号A，并且基于接收的数据信号A输出输出信号并且与其相应的测量时钟信号同步。

[0105] 在运行示例中，该组数据接收器4100至4107被组织成多个对，并且类似地组织该组测量时钟信号CLKM0至CLKM7，其中每一对测量时钟信号对应于一对数据接收器。对数据接收器和测量时钟信号进行组织，以使得每一对中的测量时钟信号具有彼此相邻的相位。还组织成使得某些数据接收器及其测量时钟信号属于两个对。

[0106] 在下文中将采用上述运行示例来帮助理解本发明，然而，应该理解的是，实际上可以采用任何数量的数据接收器410，并且如何组织它们并对它们进行计时可以因实现的不同而改变。

[0107] 图2是表示数据接收器4100至4107中的一个的示意图，这里为了简单起见表示为410。

[0108] 数据接收器410在图2中以“黑匣子”形式示出，简单地指示输入和输出，使得可以理解其整体功能，并且还以详细的形式指示电路系统401的一个特定示例，电路系统401被配置成执行整体功能。

[0109] 数据接收器410接收数据信号A并输出输出数据信号B。在运行示例中，数据信号A是包括A和/A分量(信号线L是差分信号或传输线)的差分信号，并且数据信号B是一对信息信号，在这种情况下是差分RTZ(归零)信号。将参照下面更详细描述的图3来理解“差分RTZ”信号的含义。

[0110] 因此，数据信号A作为其分量部分A和/A被输入到数据接收器410，并且从数据接收器410输出的输出数据信号B是RTZ差分对RZB和/RZB。数据接收器410还接收其相应的测量时钟信号CLKM(即，CLKM0至CLKM7中相应的一个)作为输入。

[0111] 图2所示的数据接收器410的示例性电路系统401可以容易地被描述为强臂锁存器或时钟锁存器。

[0112] 电路系统401包括：第一输入晶体管12和第二输入晶体管14；组成反相器20和反相器30的晶体管22、32、24和34的两个交叉耦合对；公共尾节点40；第一参考电压源42；第一预充电(设置)晶体管44和第二预充电(设置)晶体管46；反相器输出节点54和反相器输出节点56；时钟(评估)晶体管60；第二参考电压源62以及输出反相器64和输出反相器66。

[0113] 输入晶体管12和14的栅极端子分别接收信号A和/A。

[0114] 晶体管22、32、24和34的两个交叉耦合对被连接在一起，以形成交叉耦合的反相器20和30。尽管通过反相器64和66，但是在输出节点54和56处提供的这些反相器20和30的输出提供电路系统401的最终输出。

[0115] 输入晶体管12和14分别连接在公共尾节点40与交叉耦合反相器20和30之间。

[0116] 交叉耦合反相器20和30被连接在输入晶体管12和14与第一参考电压源42(在这种情况下为VDD)之间。具体而言，反相器20被连接在第一输入晶体管12与第一参考电压源42之间，反相器30被连接在第二输入晶体管14与第一参考电压源42之间。反相器20的输出端被连接至输出节点54，并且反相器30的输出端被连接至输出节点56。

[0117] 在本示例中，晶体管12、14、22、32和60是NMOS MOSFET，并且晶体管24、34、44和46是PMOS MOSFET。晶体管44、46和60被连接以在其栅极端子处接收测量时钟信号CLKM。

[0118] 反相器64和66分别被设置在输出节点54和56处，以提供最终电路输出/RZB和RZB。

[0119] 图3是用于理解图2的电路系统的操作的信号时序图。

[0120] 为了本示例的目的，假设数据信号A采用图3所示的形式。为了实现数据信号A的这种形式，数据发送器2可以是例如如上所述的2：1多路复用器。多路复用器2可以根据传输时钟信号CLKT来多路复用逻辑高信号(具有连续数据值1的数据信号)和逻辑低信号(具有连续数据值0的数据信号)，即，当传输时钟信号CLKT为高时，可以输出信号之一，当传输时钟信号CLKT为低时，可以输出另一信号。因此，数据信号A在逻辑高(例如数字1)和逻辑低(例如数字0)之间交替。

[0121] 以如下形式一起示出数据信号A和/A：预期可以在数据接收器410处接收数据信号A和/A，即，为已经跨信号线L传输的非理想(并且可能减少摆幅)方波，并且也单独示出为相应的理想方波以帮助理解操作。

[0122] 输入到数据接收器410的测量时钟信号CLKM是传输时钟信号CLKT的频率的两倍。可以看出，数据接收器410基于图3所示的其输入A、/A和测量时钟信号CLKM来产生输出RZB和/RZB。

[0123] 当测量时钟信号CLKM为低时，电路系统401处于其“复位阶段”，并且因此信号RZB和/RZB均为低，如图3可见的。这是因为当测量时钟信号CLKM为低时，晶体管60关断(防止电流流过节点40)，并且晶体管44和46导通，充电节点54和56达到逻辑高或VDD(反相器64和66从而提供低输出)。

[0124] 当测量时钟信号CLKM为高时，电路系统401处于其“激活阶段”，并且因此取决于数据信号A的值，信号RZB或信号/RZB为高。这是因为当测量时钟信号CLKM为高时，晶体管60导通(允许电流流过节点40)，而晶体管44和46关断。

[0125] 此外，信号A和/A使得晶体管12和14中的一个比另一个更导通(在理想情况下，一个导通而另一个关断)，使得在晶体管12和22之间流动的电流与在晶体管14和32之间流动的电流之间存在不平衡。

[0126] 具体地，采用以下示例，其中，由具有比/A更高的电压(理想情况下，A具有逻辑高而/A具有逻辑低)的A表示数字“1”，晶体管12比晶体管14更导通。因此，允许较多的电流流过节点40以及晶体管12和22之间，而不是晶体管14和32之间(理想情况下没有电流流过)。这种不平衡影响交叉耦合反相器20和30的操作，其放大这种不平衡导致节点54和56中的一个变高而另一个变低。在该示例中，当晶体管12比晶体管14更导通时，节点56被拉低并因此节点54变高，从而导致RZB变高并且/RZB变(或有效地保持)低(为了该示例的目的，忽略短暂的过渡状态，而交叉耦合反相器20和30将其输出加快到它们的最终状态)。

[0127] 应该理解的是，虽然已经用归零差分对来描述前面的示例，但是输出信号RZB和/RZB也可以被提供为归一信号，例如，在电路系统中的相关位置处增加反相器(或省略反相器64和66)。此外，尽管在前述示例中电路系统401被配置成当测量时钟信号CLKM为高时(即在测量时钟信号CLKM的上升沿处)对数据信号A进行采样，然而电路系统401也可以被配置成在测量时钟信号CLKM的下降沿处对数据信号A进行采样，例如，在电路系统中的相关位置处增加反相器，或者通过将NMOS MOSFET替换为PMOS MOSFET，反之亦然。

[0128] 从图3中注意到，当测量时钟信号CLKM转换时，示例数据信号A没有恰好从高转变为低，因此示出的示例性输出信号RZB和/RZB有效地指示了数据信号A仅在测量时钟信号CLKM的上升沿之后转变。图2的强臂锁存器装置使得能够检测到A与/A之间的这种小差异。

[0129] 基于图2和图3的考虑，将会理解的是，运行示例的数据接收器4100至4107分别输出信号B0、B1、B2、B3、B4、B5、B6和B7。输出信号B0包括RTZ差分对RZB0和/RZB0，输出信号B1包括RTZ差分对RZB1和/RZB1，等等。

[0130] 继续该运行示例，相位检测器500包括七个相位检测单元5100、5101、5102、5103、5104、5105和5106。

[0131] 每个相位检测单元对应于一组数据接收器4100至4107中的一对。例如，相位检测单元5104对应于一对数据接收器4100和4101，相位检测单元5105对应于一对数据接收器4101和4102，相位检测单元5106对应于一对数据接收器4102和4103等。在运行示例中，没有为一对数据接收器4103和4104提供相位检测单元，但是这是可选的实现细节。在运行示例中，与数据接收器4103和4104相对应的测量时钟信号CLKM3和CLKM4具有在由该组测量时钟信号覆盖的相位的给定范围的相对端部处的相位，并且因此数据接收器的该特定组合不需要被考虑。此外，如将变得明显地，每个相位检测单元从它的一对数据接收器输出的每个差分对信号接收一个信号。

[0132] 图4A是表示相位检测器500的相位检测单元5105的示意图，相位检测单元5105是七个相位检测单元中的一个的示例。

[0133] 相位检测单元5105在图4A中以“黑盒”形式示出，简单地指示输入端和输出端，使得可以理解其整体功能，并且还以详细的形式指示被配置成执行整体功能的电路系统505的示例。

[0134] 如上所述，相位检测单元5105对应于一对数据接收器4101和4102。相位检测单元5105接收从数据接收器4101输出的信号RZB1以及从数据接收器4102输出的/RZB2，即，来自从其一对数据接收器输出的每个差分对信号中的一个信号。相位检测单元5105还接收在相位检测器500的其他相位检测单元的电路系统中产生的中间信号Y0、Y1、Y2、Y3、Y4和Y6作为输入。这些信号对应于在相位检测单元5105中产生的中间信号Y5，并在下面更详细地描述。相位检测单元5105输出检测信号C5，其将在下面更详细地描述。

[0135] 为了图4A的目的，假定信号RZB1和/RZB2是归一信号，而不是与图3一致的归零信号。例如，这可以通过移除图2中的输出反相器64和66来实现。

[0136] 图4中所示的电路系统505包括或非门512、触发器514(有效地为D型触发器，并且是边缘触发锁存器的示例)、与门516以及或非门518和519。

[0137] 或非门512接收信号RZB1和/RZB2作为其输入，并将中间信号Y5输出到触发器514。触发器514接收中间信号Y5作为其时钟输入，并由信号RZB1驱动。

[0138] 在其他相位检测单元的电路系统中产生的中间信号Y4、Y0和Y6被输入到或非门518，并且类似地，中间信号Y1、Y2和Y3被输入到或非门519。或非门518和519的输出被输入到与门516。与门516还接收信号XSET作为输入。

[0139] 与门516的输出被输入到触发器514的复位端。触发器514输出检测信号C5。

[0140] 图4B是用于理解在运行示例中一组相位检测单元5100至5106被如何连接的表格。相位检测单元5100至5106彼此相同，除了它们被连接以如表格中所示地接收输入信号的不同组合并输出不同输出信号。表格中针对相位检测单元5105的细节对应于图4A中所示的那些，并且因此将相应地理解其他相位检测单元的连接性。

[0141] 图5A和图5B是用于理解电路系统505的操作的信号时序图，继续关注相位检测单元5105以便于与图4A进行比较。

[0142] 如上所述，为了图4A的目的，RZB1和/RZB2被提供为归一信号。还假定数据接收器4101和4102使用它们各自的测量时钟信号CLKM1和CLKM2的下降沿来产生信号RZB1和/RZB2。

[0143] 回想在运行示例中，在一组测量时钟信号CLKM0至CLKM7内，测量时钟信号CLKM1和CLKM2在相位上彼此相邻。在这方面，从图4B注意到，相位检测单元5100至5106中的每个与基于相位相邻的测量时钟信号CLKM进行操作的一对数据接收器相关联。

[0144] 图5A示出数据信号A的下降沿不在测量时钟信号CLKM1的下降沿与测量时钟信号CLKM2的相应下降沿之间的情况。因此，信号RZB1(其当在测量时钟信号CLKM1的下降沿处数据信号A为高时包含脉冲)和/RZB2(其当在测量时钟信号CLKM2的下降沿处数据信号A为低时包含脉冲)的脉冲之间没有重叠。因此，从或非门512输出的中间信号Y5保持逻辑0或低。触发器514接收中间信号Y5作为其时钟输入。因此，当中间信号Y5保持低时，检测信号C5保持高，如图5A所示。在图5A中中间信号Y5保持低并且检测信号C5保持高表示相位检测单元5105未检测到处于测量时钟信号CLKM1的下降沿与测量时钟信号CLKM2的相应的下降沿之间的数据信号A的下降沿。

[0145] 图5B示出以下情况：数据信号A的下降沿处于测量时钟信号CLKM1的下降沿与测量时钟信号CLKM2的相应的下降沿之间。因此，信号RZB1(其当数据信号A在测量时钟信号CLKM1的下降沿处为高时包含脉冲)与/RZB2(其当数据信号A在测量时钟信号CLKM2的下降沿处为低时包含脉冲)的脉冲之间有重叠。当存在重叠时，从或非门输出的中间信号Y5是逻辑1或高，使得中间信号Y5呈现如所示的逻辑1(或高)脉冲。

[0146] 当中间信号Y5在脉冲中为高时，如图5B所示，由于中间信号Y5对触发器514进行时钟控制，并且此时驱动触发器514的信号RZB1为低(即，其当时正在产生脉冲)，因此从触发器514输出的检测信号C5变(或保持)低。出于类似的原因，信号/RZB2可以代替信号RZB1用于驱动触发器514。此外，由于该功能是使触发器514的输出变(或保持)为低，因此可以使用具有逻辑数据值0(即，低)的任何信号。

[0147] 在图5B中的中间信号Y5呈现高(逻辑1)脉冲并且检测信号C5变为或保持为低表示相位检测单元5105已经检测到处于测量时钟信号CLKM1的下降沿与测量时钟信号CLKM2的相应的下降沿之间的数据信号A的下降沿。

[0148] 或非门518和519将它们的输出传送到与门516，使得如果在其他相位检测单元的电路系统中产生的中间信号Y0、Y1、Y2、Y3、Y4和Y6中的任何一个变高(即呈现逻辑1脉冲，从而指示相关的相位检测单元510已检测到数据信号A的下降沿)，则触发器514的输出被复位并且检测信号C5变高。XSET信号(例如软件控制复位信号)也被输入到与门516，并且可用于将触发器514的输出复位为高，例如，在启动时。

[0149] 输入到数据接收器4100至4107的时间交错测量时钟信号CLKM的相位可以遍布360°。例如，它们可以跨该范围均匀分布。由于本例中的测量时钟信号如上所述是传输时钟信号CLKT的频率的两倍，因此这种相位的扩展覆盖了数据信号A的一个周期的一半，并且数据信号A的单个下降沿被包括在该范围中。因此，数据信号A的下降沿出现在与仅一对数据接收器相对应的测量时钟信号的下降沿之间，并且因此对应于单个相位检测单元。

[0150] 通过上述电路系统505的配置，在任何时候只有一个相位检测器的检测信号C为低，而其余的为高。因此，可以相对于测量时钟信号的相位来将数据信号的下降沿的位置确定为在一对测量时钟信号CLKM的下降沿之间。注意，在图5A和图5B中，检测信号C5被保持为低或高(即，有效地提供稳定的输出或DC输出)，这使得能够容易读取关于是否已检测到边缘的检测。

[0151] 时间交错测量时钟信号的相位可以跨另一个范围分布。该范围可以被选择成使得数据信号A的下降沿将在该范围内出现是合理的，并且因此可以相对于测量时钟信号的相位来测量数据信号A的相位。

[0152] 尽管在上述示例中，相位检测单元5105接收从数据接收器4101输出的信号RZB1以及从数据接收器4102输出的/RZB2，但是相位检测单元5105可以替代地接收从数据接收器4102输出的信号RZB2以及从数据接收器4101输出的/RZB1作为其输入。输入信号应该是来自一对数据接收器之一的“正”信号(例如RZB2)以及来自数据接收器中的另一个的“负”信号(例如/RZB1)，使得可以检测到边缘。

[0153] 尽管上面的示例是使用输入到相位检测器500的归零信号来描述的，但是将理解的是，在对相位检测器500的电路系统进行最小修改的情况下也可以使用归零信号(例如，通过在适当的情况下使用与门代替或非门)。

[0154] 此外，尽管在上面的示例中，相位检测器500检测到数据信号A的下降沿的位置(相对于时间交错测量时钟信号CLKM)，然而电路系统还可以以最小的修改被配置成检测数据信号A的上升沿的位置(例如，在相位检测器5105中，可以使用RZB2和/RZB1来代替RZB1和/RZB2等)。

[0155] 将要理解的是，可以有更多或更少的数据接收器和相位检测单元，这有效地确定了边缘检测的分辨率或准确度。还将理解的是，相位检测单元可以被配置成以不同方式与一组数据接收器中的成对的数据接收器相对应。

[0156] 来自相位检测器500的输出信号C可以包括相位检测器500的每个相位检测单元的检测信号。这样的输出信号C可以直接输入到相位旋转器6，相位旋转器6可以配备有电路系统，以用于读取这样的信号，使得相位旋转器6可以相应地调整传输时钟信号CLKT的相位。替选地，从相位检测单元5100至5106输出的检测信号C0至C6可以被输入到可以包括在相位检测器500中的旋转逻辑电路系统(未示出)。在这种情况下，旋转逻辑电路系统被配置成接收检测信号C0至C6，处理它们，并且以控制位的形式将输出信号C输出到相位旋转器6。具体而言，控制信号C可以包括“改变”控制位和“方向”控制位。下面将更详细地描述这些控制位。

[0157] 例如，旋转逻辑电路系统可以被配置成使得其读取检测信号C0至C6作为逻辑数据值阵列，例如1101111，并且输出控制位，使得传输时钟信号CLKT的相位被调整成使阵列的单个逻辑数据值0(或单个逻辑数据值1，视情况而定)朝向相对于阵列的特定位置处移动并保持在该处，例如，根据目标相位来维护阵列1110111。例如，传输时钟信号CLKT的目标相位可以使得数据接收器中特定的一个在数据信号A的上升沿与下降沿之间(即，中途)直接锁存数据信号A。

[0158] 回到图1，可以认为数据发送器2、信号线L以及控制单元400的数据接收器4100至4107中的一个构成多路复用器电路系统1000的第一数据通道，并且多路复用器电路系统
1000可以包括另外的这种数据通道。在这种情况下，每个另外的数据通道的数据发送器2可根据相应的传输时钟信号CLKT进行操作。

[0159] 另外的数据通道的传输时钟信号CLKT可以与第一数据通道的传输时钟信号CLKT保持给定的相位关系，使得当调整第一数据通道的传输时钟信号CLKT的相位时，也调整另外的数据通道的传输时钟信号CLKT的相位。就是说，传输时钟信号CLKT可以是多相位时钟信号的时间交错时钟信号。每个另外的数据通道的数据接收器410可根据相应的接收时钟信号进行操作。另外的数据通道的接收时钟信号与第一数据通道的测量时钟信号CLKM保持给定的相位关系。在特定的实施中，可能只有一个另外的数据通道。与简单地在逻辑1和逻辑0之间交替的第一数据通道的“虚拟”数据信号相对比，由另外的数据通道承载的数据信号可承载实际数据。

[0160] 因此，第一数据通道可以被认为是“虚拟”数据通道，而其他这样的数据通道可以被认为是“真实”或“实际”数据通道。

[0161] 图6是示出相位旋转器6的示例性实现的示意图。

[0162] 图6所示的相位旋转器6包括：相位选择器600、700、800和900；移位寄存器750和950以及触发器650和850，触发器650和850是边缘触发锁存器的示例。

[0163] 每个相位选择器输出传输时钟信号以提供给数据通道中的一个。如将变得明显的是，每个相位选择器还可以输出与其传输时钟信号有关的定时时钟信号(针对图6中的相位选择器700和900示出)。在该特定的示例中有四个数据通道，并且因此有四个相位选择器。在传输时钟信号需要彼此具有设定的相位关系的情况下，相位选择器600、700、800和900可以与公共移位寄存器750和950以及触发器650和850连接，或者甚至与单个移位寄存器和单个触发器连接。在该特定示例中，相位选择器600和700与公共移位寄存器750和触发器650相连接，并且相位选择器800和900与公共移位寄存器950和触发器850相连接。

[0164] 在该示例中，相位选择器600、700、800和900中的每个被提供有32相时间交错时钟信号(由CLK<31：0>表示)。相位选择器600和700由触发器650控制，并且相位选择器800和900由触发器850控制。触发器650接收从相位选择器700输出的时钟信号作为其时钟输入，并且还接收从移位寄存器750输出的信号。触发器850接收从相位选择器900输出的时钟信号作为其时钟输入，并且还接收从移位寄存器950输出的信号。移位寄存器750和950接收从相位检测器500输出的被提供为控制位的控制信号C。

[0165] 如下面将更详细描述的，从触发器650和850输出的信号根据每个触发器接收的时钟信号被锁存，并且然后输入到相位选择器600、700、800和900。

[0166] 图7是相位选择器系统701的示意图，用于理解图6的电路系统可以被配置成进行操作的一种方式。

[0167] 相位选择器系统701包括图6的相位选择器700、移位寄存器750和触发器650以及还包括亚稳态保护单元710。亚稳态保护单元710包括D型触发器(DFF)712和714(为边缘触发锁存器的示例)。

[0168] 将要理解的是，尽管为了简单起见这里未示出，然而图6的相位选择器900、移位寄存器950和触发器850形成了具有相应的亚稳态保护单元的另一个这样的相位选择器系统的一部分。这样的另外的相位选择器系统的操作对应于相位选择器系统701的操作。

[0169] 移位寄存器750是双向移位寄存器，并且其能够有若干个输出，其中一个输出逻辑值1(或高)，而其余的输出逻辑值0(或低)。具有逻辑值1的单个位(即，输出逻辑值1的输出)可以通过触发而被“向上”和“向下”移动。在该特定的示例中，存在32个可能的相位，从32个可能的相位中为每个数据通道选择传输时钟信号的单个相位。因此，移位寄存器750具有32个输出。从移位寄存器750输出的32个信号构成从移位寄存器750输出的32位选择信号，其由触发器650锁存并输入到相位选择器700。这导致相位选择器700的输出在任一方向上逐相地移动。如前所述，移位寄存器750由如可以从相位检测器500输出的两个控制位来控制。“方向”控制位设置具有逻辑值1的位应当(“向上”或“向下”)移动的方向，并且因此设置所需要的时钟信号的相位是在从相位选择器700当前输出的时钟信号的相位之前还是之后。
“改变”控制位使移位寄存器750触发一次。

[0170] 移位寄存器750经由亚稳态保护单元710从相位检测器500接收“改变”控制位。“改变”控制位被从相位检测器500输入到亚稳态保护单元710的DFF 712。DFF 712和DFF 714接收从相位选择器700输出的(单相)定时时钟输出。DFF 712根据从相位选择器700接收到的定时时钟信号来锁存“改变”控制位，并将锁存的数据输出到DFF 714，DFF 714根据从相位选择器700接收的定时时钟信号再次锁存数据。DFF 714将双锁存控制位输出到移位寄存器750。

[0171] 根据从相位选择器700输出的(并且也由亚稳态保护单元710接收的)定时时钟信号，从移位寄存器750输出的32位选择信号被触发器650锁存。锁存的32位选择信号从触发器650输出并由相位选择器700接收。如已经提到的，相位选择器700还接收32相时钟信号。这包括具有彼此不同的相对相位的32个时间交错时钟信号。

[0172] 从任何适当的时钟生成器接收32相时钟信号，其也可以产生提供给控制单元4的测量时钟信号。这样的时钟生成器也可以产生提供给另外的数据通道的接收时钟信号。作为先前提到的例子，从图6中的相位选择器600、700、800和900输出的时钟信号可以通过时钟分频器(二分)，使得测量时钟信号具有如上所述的传输时钟信号的频率的两倍。

[0173] 相位选择器700从输入到相位选择器700的32相时钟信号的32个候选时间交错时钟信号中输出单相时钟信号。下面将参照图9来描述用于执行选择单相时钟信号的功能的示例性电路系统。

[0174] 图8A是示出相位选择器系统701的功能的信号时序图。

[0175] 亚稳态保护单元710的目的是避免当由移位寄存器750输出的32位选择信号正在被触发器650锁存时，由移位寄存器750正接收的“改变”控制位将引起的亚稳态。由于DFF 712和DFF 714由相同的定时时钟控制，因此当“改变”控制位首先被锁存时，可能在DFF 712处发生的任何亚稳态有定时时钟的一个周期的时间来解决。因此，在DFF 714处的锁存总是决定性的(即，不会发生亚稳态)。DFF 712和DFF 714以及触发器650由相同的定时时钟控制。通过移位寄存器750的延迟足够使得从移位寄存器750输出的32位选择信号将不会在移位寄存器750接收到双锁存“改变”控制位的同时(即，在移位寄存器750触发时)被锁存。

[0176] 从移位寄存器750输出的32位选择信号由触发器650锁存，使得相位选择器700不会在相位选择器700正在改变其输出的同时接收到32位选择信号。如果相位选择器700在改变其输出时接收到32位选择信号，则会发生故障。图8B示出了这种故障。通过使用从相位选择器700输出的定时时钟来控制触发器650以避免这种情况。

[0177] 在本示例中，时钟信号可以具有的可用频率的范围以及32相时钟信号的相邻时钟信号的相对相位差也存在限制。具体而言，为了确保不出现故障，频率范围和相位差被选择成使得通过相位选择器700和触发器650的延迟小于频率范围的最高频率处的定时时钟的半周期，并且大于在频率范围的最低频率处的32相时钟信号的相邻相位之间的时间。图8C中示出了该适当的窗口。如果在该窗口之外使用频率，或者如果使用32相时钟信号的相位以使得相邻相位之间的时间在该窗口之外，则不能保证相位选择器700中的故障将不会发生。

[0178] 图8D是示出当时钟信号的频率和相对相位落入“无故障”窗口内时的相位选择器700的触发的信号时序图，并且实际上是图8A的放大部分。从图8D可以理解，相位选择器700在窗口内改变其时钟输出。

[0179] 图9是表示图6的相位选择器之一的示意图，在该情况下是表示相位选择器900的示意图。

[0180] 相位选择器900包括：接收单元910、912、914、916、930、932、934和936；或非门940和942；与非门944和反相器946。每个接收单元包括四个第一级与非门和一个第二级与非门。为了简单起见，仅示出了接收单元910和930。

[0181] 输入到相位选择器900的32位选择信号被提供为32个单个位选择信号，并且输入到相位选择器900的32相时钟信号被提供为具有彼此不同的相对相位的32个候选时间交错时钟信号。接收单元910、912、914、916、930、932、934和936内的每个第一级与非门(例如，接收单元910的与非门901至904和接收单元930的与非门921至924)接收32个单个位选择信号中的一个以及32个时钟信号中相应的一个，使得每个单个位选择信号与时钟信号相关联。在每个接收单元中，第一级与非门的输出被输入到第二级与非门(例如，到接收单元910中的与非门905以及接收单元930中的与非门925)。接收单元910、912、914和916的第二级与非门的输出被输入到或非门940，并且接收单元930、932、934和936的第二级与非门的输出被输入到或非门942。或非门940和942的输出被输入到与非门944。与非门944的输出被输入到反相器946。反相器的输出将被提供给数据通道中的一个的数据发送器。与非门944的输出也作为定时时钟信号提供给触发器850以及与相位选择器900相关联的亚稳态保护单元。

[0182] 已经明显的是，在32个单个位选择信号中的单个位将具有逻辑值1，而其余的将具有逻辑值0。通过如上所述配置的逻辑门的操作，具有逻辑值1的单个位将通过其相关联的时钟信号传送到相位选择器的输出端。

[0183] 将要理解的是，级联逻辑门结构可以使用逻辑门的各种配置来实现，并且上述配置是一个特定示例。上述配置的优点在于，信号长度、逻辑门的数量和延迟对于每个时钟信号可以是相同的，因此不存在与调整选择哪个时钟相位有关的延迟含意。

[0184] 如上所述，在需要传输时钟信号具有设定的相位关系的情况下，可以在相位选择器600、700、800和900之间共享电路系统。为了使选择器输出不同的时钟信号，它们可以简单地以不同的方式与移位寄存器连接。例如，在上述示例中，32位选择信号的选择位0可以与相位选择器700中的时钟相位<0>相对应，并且32位选择信号的选择位0可以与相位选择器600中的时钟相位<16>相对应。因此，当选择位16是32位选择信号中具有逻辑值1的单个位时，由相位选择器700选择时钟相位<16>，并且由相位选择器600选择时钟相位<0>。类似地，相位选择器800和900与相应的移位寄存器950连接。

[0185] 将会理解的是，相位选择器可以以不同的方式与移位寄存器连接。具体而言，电路系统可能不一定在相位选择器和移位寄存器之间共享。

[0186] 通过多路复用器电路系统1000的上述配置，可以相对于测量时钟信号来测量数据信号A的相位，并且可以调整时钟信号的相位。

[0187] 图10是对理解可以使用本发明的实施方式的常规环境有用的多路复用器系统1010的示意图。

[0188] 多路复用器系统1010包括多个多路复用器1012和DAC电路块1014。应该理解的是，DAC电路块1014仅是一个示例性电路块，其可以基于从多路复用器提供的输入数据信号进行操作。本发明的实施方式当然可以与采用数据信号的任何电路系统结合使用。

[0189] 还将理解的是，在复用数字数据信号的背景下描述了以上公开的本系统1010和各种实施方式。然而，数字数据信号只是一个方便的示例，并且本发明一般可应用于信息信号的多路复用。例如，这样的信息信号可以是数据或控制信号，并且可以是数字或模拟信号。上述运行示例对信息信号对进行处理，使得信息值由每一对信息信号之间的幅度差来表示，并且这也适用于多路复用器系统1010。

[0190] 示出了三个多路复用器1012，为了方便标记为MUX A、MUX B和MUX C，理解为它们可以形成较大的多路复用器树布置的一部分。在该示例中，多路复用器A和多路复用器B出现在树的同一级中，其中，其相应的输出信号(为了方便也标记为A和B)被下一级中的多路复用器C接收。

[0191] 多路复用器A被连接以接收数据(信息)信号DATA1和数据信号DATA2以及时钟信号CLKA。多路复用器B被连接以接收数据(信息)信号DATA3和DATA4以及时钟信号CLKB。多路复用器C被连接以接收数据(信息)信号A和B以及时钟信号CLKC。多路复用器A将数据信号A输出到多路复用器C，并且类似地，多路复用器B将数据信号B输出到多路复用器C。进而，多路复用器C输出数据信号C。

[0192] 多路复用器A和B以相同的速度(在图10中表示为时钟频率F)运行，并且这样的时钟信号CLKA和CLKB可以彼此相同或者例如彼此简单地不同相。下一级中的多路复用器C以多路复用器A和B的速度的两倍运行，并且这在图10中被示出为时钟频率2F。因此，时钟信号CLKA和CLKB具有时钟频率F，并且时钟信号CLKC具有时钟频率2F。时钟信号CLKC可以与时钟信号CLKA和CLKB中的一个或两个同步并同相。

[0193] 因此，数据信号(作为信息信号的示例)从多路复用器树的一级传递到另一级，每一级执行并行到串行的多路复用/重定时操作，使得以如图1所示的到DAC电路块1014的单个输入而结束。虽然在图10中未示出，但是另外的多路复用器级可以在多路复用器A和B之前，并且另外的多路复用器级可以在多路复用器C之后。当然，级的数目依赖于应用。

[0194] 比较图1和图10，由此将理解的是，多路复用器电路系统1000可以形成多路复用器系统1010的一部分。

[0195] 例如，运行示例的另一数据通道中的数据接收器410可在多路复用器A 1012之前并提供其输入数据信号DATA1。类似地，其他另外的通道的其他数据接收器410可以提供DATA2、DATA3和DATA4。

[0196] 作为另一个示例，在运行示例的另一个数据通道中的数据发送器2和数据接收器410可以分别用作多路复用器A 1012和多路复用器C。类似地，在运行示例的又一个数据通道中的数据发送器2和数据接收器410可以分别用作多路复用器A1012和多路复用器C。在这种情况下，如EP3217548的图2所公开的，两个数据接收器可以被组合为具有并行输入的单个数据接收器，其全部内容通过引用并入本文。

[0197] 因此，将理解的是，体现本发明的多路复用器电路系统1000可以与诸如DAC或ADC电路系统的混合信号电路系统一起被提供。例如，如图11所示，本文公开的多路复用器电路系统——与DAC或ADC电路系统一起提供——可以被描述为DAC 1020(或者在另一个示例中，为ADC)。这也在图10中指出。多路复用器电路系统1000也可以被提供为采用数据和时钟信号的其他电路系统的一部分。

[0198] 同样地，将理解的是，相位旋转器6或控制单元4可以与诸如DAC或ADC电路系统的混合信号电路系统或采用数据和时钟信号的其他电路系统一起被提供，以提供如上所述的独立于多路复用器电路系统1000的其他元件的基本功能。这可以通过用图1的相位旋转器6或控制单元4有效地替换图11中的多路复用器电路系统1000来描述。

[0199] 本发明的电路系统可以被实现为集成电路系统，例如，在诸如倒装芯片的IC芯片上。本发明扩展到如上所述的集成电路和IC芯片、包括这种IC芯片的电路板以及包括这种电路板的通信网络(例如，因特网光纤网络和无线网络)和这种网络的网络设备。

[0200] 在如本文公开的本发明的精神和范围内可以提供另外的实施方式。

标题	发布/更新时间	阅读量
相位差膜-专利编号CN110799870A	2020-05-11	829
相位差膜-专利编号CN110268293A	2020-05-11	272
相位对齐-专利编号CN109508066A	2020-05-11	363
相位塞-专利编号CN101467466A	2020-05-13	63
相位差膜-专利编号CN100432716C	2020-05-13	800
相位差膜-专利编号CN101529284B	2020-05-13	878
相位差膜-专利编号CN109416426A	2020-05-12	674
相位差膜-专利编号CN105319634B	2020-05-11	682
相位差膜-专利编号CN105319634A	2020-05-12	344
相位差膜-专利编号CN101389987B	2020-05-12	43

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