但是，根据现有技术的移位寄存器，每一块触发器利用其他块(其他级)触发 器的输出进行复位，具体而言，在移位方向上利用后一级(下一级)的输出进行复 位(无效化)，使得利用块SRn的输出Cn来复位块SRn-1的RS-FF103b的输出Q(Qn- 1)，利用块SRd的输出Cd来复位块SRn的RS-FF103a的输出Q(Qn)。因此，需要诸 如块SRd的虚拟块(虚拟级)。另外，各块间的配线较长且复杂。结果，将导致电路 面积增加(电路安装后的面板的框缘面积)。而且，容易发生诸如配线短路等的物 理故障和诸如信号延迟等的信号缺陷。尤其是在双向(右→左方向以及左→右方 向)移位的情况下，每一块都需要两个选择电路(图13所示的105a、106a)，因 此，其配线变得非常复杂。
本发明是鉴于上述问题而进行开发的，目的在于提供一种能够缩小电路面积并 简化配线的移位寄存器用信号输出电路。
本发明的信号输出电路被设置在移位寄存器的单位级中，其特征在于，具备： RS型触发器；以及信号生成电路，根据输入信号取入或阻断时钟信号从而生成输出 信号，其中，由触发器输出的信号以及所反馈的输出信号被输入上述信号生成电 路，而且，输出信号被反馈到上述触发器的复位输入。
以上述触发器的输出信号为第一控制信号；上述信号生成电路根据上述第一控 制信号和所反馈的输出信号生成第二控制信号，并可利用该第二控制信号取入或阻 断时钟信号。
根据上述结构，例如，当输出信号有效时，上述第一控制信号无效；当输出信 号无效时，上述第二控制信号无效。由此，可利用本级的复位信号来复位(自复 位：self-reset)上述第一控制信号和上述第二控制信号而非利用其他级所提供的复位 信号进行复位。本发明不同于现有技术中由其他级供给复位信号的结构。本发明可 削减虚拟级，并可大幅度减少与其他级之间的配线数量。结果，可缩小电路面积 (电路安装后的面板的框缘面积)，而且，能够减少诸如配线短路等的物理故障和 诸如信号延迟等的信号缺陷。
本发明的信号输出电路还可以构成为，当上述输出信号无效且上述第一控制信 号有效时，上述第二控制信号有效。
本发明的信号输出电路还可以构成为，上述信号生成电路具有逻辑电路，上述 第一控制信号被输入该逻辑电路；其中，输出信号被反馈到上述逻辑电路的输入， 而且，上述逻辑电路输出上述第二控制信号。
本发明的信号输出电路还可以构成为，上述逻辑电路是NOR电路或OR电路。
本发明的信号输出电路还可以构成为，上述信号生成电路具有开关电路，该开 关电路根据上述第二控制信号取入或阻断时钟信号。
本发明的信号输出电路还可以构成为，上述信号生成电路具有电平转换器，该 电平转换器根据上述第二控制信号取入或阻断时钟信号。
本发明的信号输出电路还可以构成为，上述触发器根据输入的初始化信号进行 初始化，使得上述第一控制信号无效。根据该结构，能够防止初始状态的触发器由 于某些不确定因素而成为有效的状态，从而能够进行可靠的自复位。
本发明的信号输出电路还可以构成为，在初始化时，时钟信号具有与输出信号 的无效电平相应的电平。根据该结构，能够防止初始状态的输出信号由于某些不确 定因素而成为有效，从而能够进行自复位。
本发明的信号输出电路还可以构成为，在初始化时，对上述逻辑电路输入基于 初始化信号的信号。例如，通过对逻辑电路输入基于初始化信号的信号，可将初始 化时的第二控制信号用作阻断时钟信号的信号。根据该结构，能够防止输出信号在 初始化时成为有效，从而能够与当时的时钟信号电平无关地进行可靠的自复位。
本发明的信号输出电路还可以构成为，除上述输出信号之外，还可输出上述第 一控制信号和上述第二控制信号中的至少一者。根据该结构，能够输出多种脉冲， 例如，一倍脉冲和两倍脉冲等。
另外，本发明的信号输出电路被设置在移位寄存器的单位级中，该信号输出电 路的特征在于，具备：RS型触发器；逻辑电路；以及模拟开关，其中，上述模拟开 关的输入端连接时钟信号的供给线；上述逻辑电路的第一输入端连接上述触发器的 输出端，而且，上述逻辑电路的第二输入端连接上述模拟开关的输出端；上述逻辑 电路的输出端连接上述模拟开关的控制端；上述触发器的复位输入端连接上述模拟 开关的输出端。
另外，本发明的信号输出电路，被设置在移位寄存器的单位级中，该信号输出 电路的特征在于，具备：RS型触发器；逻辑电路；以及电平转换器，其中，上述电 平转换器的输入端连接时钟信号的供给线；上述逻辑电路的第一输入端连接上述触 发器的输出端，而且，上述逻辑电路的第二输入端连接上述电平转换器的输出端； 上述逻辑电路的输出端连接上述电平转换器的控制端；上述触发器的复位输入端连 接上述电平转换器的输出端。
本发明的信号输出电路还可以构成为，被设置在显示装置的驱动电路所具备的 移位寄存器中；由上述模拟开关的输出端、上述逻辑电路的输出端和上述触发器的 输出端中的至少一者取得的信号被用作为上述显示装置的驱动信号。
本发明的信号输出电路还可以构成为，被设置在显示装置的驱动电路所具备的 移位寄存器中；由上述电平转换器的输出端、上述逻辑电路的输出端和上述触发器 的输出端中的至少一者取得的信号被用作为上述显示装置的驱动信号。
本发明的移位寄存器的特征在于，具备上述信号输出电路。在这种情况下，优 选在最初级和最后级的至少一者设置有上述信号输出电路。根据该结构，不再需要 现有技术的结构所需的虚拟级，从而能够提供电路面积(电路安装后的面板的框缘 面积)较小的移位寄存器。也可以在所有级中设置上述信号输出电路。这样，除上 述效果之外，还可以大幅度减少各级之间的配线。而且，各级具有用于确定移位方 向的选择电路，可进行双向移位。在这种情况下，由于本发明的信号输出电路能够 进行自复位，因此，在各级中设置一个选择电路即可，这不同于现有技术的结构。 由此可进一步减少各级之间的配线。从而能够大幅度减小可双向移位的移位寄存器 的电路面积(电路安装后的面板的框缘面积)。
本发明的显示装置驱动电路的特征在于：具备上述移位寄存器。
本发明的显示装置的特征在于：具备上述显示装置驱动电路。
本发明的输出信号生成方法构成为，在移位寄存器的每一级中，通过取入或阻 断时钟信号来生成输出信号，该输出信号生成方法的特征在于：将输出信号反馈到 RS型触发器的复位输入，另一方面，利用上述触发器所输出的信号以及所反馈的输 出信号来生成控制信号，并根据该控制信号取入或阻断时钟信号。
本发明的输出信号生成方法还可以构成为，通过使输出信号有效，使得上述触 发器的输出信号无效；另一方面，通过使输出信号无效，使得上述控制信号无效。
本发明的输出信号生成方法还可以构成为，在上述输出信号无效时，使上述触 发器所输出的信号有效，从而使得上述控制信号有效。
如上所述，在本发明的输出信号生成电路中，由触发器输出的信号以及所反馈 的输出信号被输入上述信号生成电路，而且，输出信号被反馈到上述触发器的复位 输入。由此，可仅利用本级的复位信号进行复位(自复位)而非利用其他级所提供 的复位信号进行复位。本发明不同于现有技术中由其他级供给复位信号的结构。本 发明可削减虚拟级，并可大幅度减少与其他级之间的配线数量。结果，可缩小电路 面积(电路安装后的面板的框缘面积)，减少诸如配线短路等的物理故障和诸如信 号延迟等的信号缺陷。

图1是表示本发明实施方式的移位寄存器的信号输出电路的结构的电路图。
图2是表示本发明实施方式的移位寄存器的结构的电路图。
图3是表示本发明实施方式的移位寄存器的一个块的动作的时序图。
图4是表示本发明实施方式的移位寄存器的另一结构的电路图。
图5是表示本发明实施方式的移位寄存器的信号输出电路的结构的电路图。
图6是表示在图5所示的信号输出电路中使用的电平转换器的结构的电路图。
图7是表示图6所示的电平转换器的动作的时序图。
图8是表示图4所示的移位寄存器的一个块的动作的时序图。
图9(a)是表示本发明实施方式的移位寄存器的信号输出电路的变形例的电路 图。
图9(b)是表示本发明实施方式的移位寄存器的信号输出电路的变形例的电路 图。
图10(a)是表示选择电路的结构的电路图。
图10(b)是表示选择电路的结构的电路图。
图11是表示RS型触发器的结构的电路图。
图12是表示图1的信号输出电路的变形例的电路图。
图13是表示现有技术的移位寄存器的一个块的电路图。
图14是表示现有技术的移位寄存器的结构的电路图。
图15是表示图13所示的移位寄存器的一个块的动作的时序图。
图16是表示图14所示的移位寄存器的动作(右→左)的时序图。
图17是表示图14所示的移位寄存器的动作(左→右)的时序图。
图18是表示本发明实施方式的移位寄存器的信号输出电路(n-1级)的结构的电 路图。
图19是表示本发明实施方式的移位寄存器的信号输出电路(n-2级)的结构的电 路图。
图20是表示本发明实施方式的移位寄存器的两个块(n-1级、n级)的动作的时序 图。
图21是表示本发明实施方式的液晶显示装置的结构的框图。
[标号说明]
1、2                    移位寄存器
3、23                   RS型触发器
4、24                   NOR电路
5、25                   选择电路
8、17、18               模拟开关
10、21                  MOS晶体管
12、13、32、33          反相器
40a                     错误动作防止电路
43                      相位差检测部
44                      波形定时整形部
50～56                  N沟道MOS晶体管
57～63                  P沟道MOS晶体管
SRB                     移位寄存器的一个块
LS                      电平转换器
SG(SGa、SGb、SGA、SGB)  信号输出电路

图21是表示本实施方式的液晶显示装置的结构框图。如该图所示，本实施方式 的液晶显示装置81具备显示部79、栅极驱动器78和源极驱动器80。对源极驱动器80 供给视频信号。在显示部79中，在彼此正交的多条扫描信号线和多条数据信号线的 交点附近设置有像素。
图2表示本实施方式的移位寄存器的结构，该移位寄存器被设置在上述源极驱动 器80中。如该图所示，本实施方式的移位寄存器1具备块SRB1...SRBn-2、SRBn-1、 SRBn(移位寄存器的单位级)，各块具备信号输出电路SG和选择电路5。
块SRBn具备信号输出电路SGa和选择电路5a。上述信号输出电路SGa具备：RS 型触发器(以下，称之为“RS-FF”)3a；NOR4a；模拟开关(以下，称之为 “ASW”)8a；N沟道MOS晶体管10a；以及两个反相器12a及13a。同样地，块 SRBn-1具备信号输出电路SGb和选择电路5b。上述信号输出电路SGb具备：RS-FF (RS型触发器)3b；NOR4b；ASW(模拟开关)8b；N沟道MOS晶体管10b；以及两 个反相器12b及13b(参照图18)。块SRBn-2具备信号输出电路SGc和选择电路5c。上 述信号输出电路SGc具备：RS-FF(RS型触发器)3c；NOR4c；ASW(模拟开关) 8c；N沟道MOS晶体管10c；以及两个反相器12c及13c(参照图19)。
另外，对LR线提供移位方向信号，对LRB线提供移位方向信号的反转信号， 对CK1线提供第1时钟信号，对CK2线提供第2时钟信号。
选择电路5(5a、5b、5c)例如为图10(a)所示的结构，具有四个输入端p、 q、i、j和输出端X。如果对p输入“H”、对q输入″L″，则输入端i和输出端X接 通，输入i的信号从X输出。另一方面，如果对p输入″L″、对q输入“H”，则输入 端j和输出端X接通，输入j的信号从X输出。ASW8(8a、8b、8c)例如为图10 (b)所示的结构，ASW8由Pch晶体管和Nch晶体管构成，具有两个控制端g、G 和两个导通端T、U。如果对控制端g输入“H”或对控制端G输入“L”，则两个导通端 T、U之间导通。另外，在N沟道MOS晶体管10a中，当“H”被输入栅极时，源-漏 极之间导通。RS-FF(3a、3b、3c)例如为图11所示的结构。
反相器12(12a、12b、12c)和反相器13(13a、13b、13c)是将正逻辑信号放 大转换为负逻辑信号后输出的电路。
图1表示块SRBn中的信号输出电路SGa的具体结构。如该图所示，与选择电 路5a的X端连接的输入S(参照图2)连接反相器12a的输入侧，该反相器12a的 的输出被输入RS-FF3a的置位端(SB)。另外，将RS-FF3a的输出Q(Qn)作为 NOR4a的一个输入，该NOR4a的另一个输入连接RS-FF3a的复位输入(R)和节点 On(块SRBn的输出)。此外，NOR4a的输出(节点CBn)、ASW8a的控制端G、 反相器13a的输入和MOS晶体管10a的栅极相互连接。反相器13a的输出(节点 Cn)和ASW8a的控制端g相互连接。ASW8a的导通端U、MOS晶体管10a的漏 极、OUT、节点On(块SRBn的输出)相互连接。这样，由NOR4a、ASW8a、 MOS晶体管10a等来构成信号生成电路。
如图18、图19所示，信号输出电路SGb、SGc的结构和上述信号输出电路Sga 的结构相同。例如，在信号输出电路SGb中，与选择电路5b的X端连接的节点Sn- 1连接反相器12b的输入侧，该反相器12b的输出被输入RS-FF3b的置位端 (SB)。另外，将RS-FF3b的输出Q(Qn-1)作为NOR4b的一个输入，该NOR4b 的另一个输入连接RS-FF3b的复位输入(R)和节点On(块SRBn-1的输出)。此 外，NOR4b的输出(节点CBn-1)、ASW8b的控制端G、反相器13b的输入和 MOS晶体管10b的栅极相互连接。反相器13b的输出(节点Cn-1)和ASW8b的控 制端g相互连接，MOS晶体管10b的源极连接Vssd(低电位)。ASW8b的导通端 U、MOS晶体管10b的漏极、节点On-1(块SRBn-1的输出)相互连接。
如图2所示，块SRBn-1的选择电路5b的输入端i和节点On-2(块SRBn-2的 输出)连接，选择电路5b的输入端j和节点On(块SRBn的输出)连接。选择电路 5b的输出端X连结块SRBn-1的节点Sn-1。选择电路5b的输入端p和输入端q分别 连接LR线和LRB线，RS-FF3b的INTB输入连接INT线。另外，块SRBn的选择 电路5a的输入端i和节点On-1(块SRBn-1的输出)连接，选择电路5a的输入端j 经由开关SW17连接启动脉冲线SP。选择电路5a的输出端X连结块SRBn的节点 Sn。选择电路5a的输入端p和输入端q分别连接LR线和LRB线，RS-FF3a的 INTB输入连接INT线，ASW8a的导通端T连接CK(时钟)1线。
以下，参照上述本实施方式的移位寄存器的结构，根据图1至图3来说明移位 寄存器的动作。
首先，与移位方向无关地进行初始化复位，在图3中对此未进行图示。即，当 INT信号“H”被提供给INT线时，各RS-FF的INTB被输入“L”，各RS-FF的输 出Q成为“L”。此时，各块SRB的输出O通常为“L”，所以，节点CB成为 “H”，节点C成为“L”，各ASW的导通端T、U之间截止。由于节点CB为 “H”，因此，各MOS晶体管10保持导通状态，Vssd(信号“L”)被输出到各输 出(On-2、On-1、On)。关于这一点，在进行初始化时，当块SRB的输出由于某种 原因而成为“H”时，节点CB成为“L”，各ASW的导通端T、U之间导通。因 此，初始化优选与时钟信号CK的定时一致。另外，为了在进行初始化时可靠地截止 各ASW的导通端T、U，可以采用图12所示的结构。即，在SGa的情况下，在图1 所示的结构中追加设置有N沟道MOS晶体管21a，晶体管21a的栅极经由反相器 19a连接INTB，而且，晶体管21a的源极连接Vssd，其漏极连接On。根据这样的 结构，在进行初始化时，各块SRB的节点CB能够可靠地成为“H”，其输出O可 与时钟信号CK的“H”/“L”无关地成为Vssd(“L”)。
本实施方式的移位寄存器可进行左右双向移位。即，如果对LR线提供的移位方 向信号为“H”、对LRB线提供的移位方向信号为“L”，就进行右向移位(自块 SRBn-1开始移位并移位到块SRBn结束)。此时，由于LR线为“H”、LRB线为 “L”，因此，在选择电路5b中，对p输入“H”，对q输入“L”，被输入到输入 端i的信号从X输出。另外，由于LR线为“H”、LRB线为“L”，因此，启动脉 冲信号用的开关SW17断开，SW18接通(自左端开始移位)。
另一方面，如果对LR线提供的移位方向信号为“L”、对LRB线提供的移位方 向信号为“H”，就进行左向移位(自块SRBn开始移位并移位到块SRB1结束)。 此时，由于LR线为“L”、LRB线为“H”，因此，在选择电路5b中，对p输入 “L”，对q输入“H”，被输入到输入端j的信号从X输出。另外，由于LR线为 “L”、LRB线为“H”，因此，启动脉冲信号用的开关SW17接通，SW18断开 (自右端开始移位)。
以下，根据图2和图3来说明图2所示的块SRBn的动作以及向与之相邻的块 SRBn-1移位的方法。
首先，在t0时，SRBn-1的输出On-1为“L”，此时，选择电路5a的输入端i 成为“L”，选择电路5a的输出端X(Sn)成为“L”。结果，“H”从反相器12a 被输入RS-FF3a的SB。另外，由于RS-FF3a的R(复位)连接RS-FF3a的输出 On，因此，RS-FF3a的R(复位)保持“L”状态。由此，RS-FF3a的Q(Qn)保持 之前的“L”状态。此时，由于NOR4a的输入被输入RS-FF3a的Q(“L”)和RS- FF3a的输出On“L”，因此，NOR4a的输出(CBn)成为“H”。结果，控制端g (Cn)成为“L”，控制端G成为“H”，ASW8a断开，导通端T、U间截止。另 一方面，MOS晶体管10a的栅极(CBn)成为“H”，源-漏极间导通，Vssd(信号 “L”)被输出到On。
在进行右向移位的情况(即，移位最后级的情况)下，SRBn-1的输出On-1在 t1时成为“H”，选择电路5a的输入端i成为“H”，选择电路5a的输出端X (Sn)成为“H”。另外，在进行左向移位的情况(即，移位开始级的情况)下，在 t1时，经由SW17输入启动脉冲信号“H”，选择电路5a的输入端j成为“H”，选 择电路5a的输出端X(Sn)成为“H”。
结果，“L”从反相器12a被输入RS-FF3a的SB。此时，RS-FF3a的R(复位) 保持“L”状态。由此，RS-FF3a的Q成为“H”。此时，由于NOR4a的输入被输 入RS-FF3a的Q(“H”)和RS-FF3a的输出On“L”，因此，NOR4a的输出 (CBn)成为“L”。结果，ASW8a接通(控制端g成为“H”，控制端G成为 “L”)，CK1的信号“L”经由导通端T、U被输出到On。
接着，在t2时，SRBn-1的输出On-1成为“L”，此时，选择电路5a的输入端 i成为“L”，选择电路5a的输出端X成为“L”。结果，通过反相器12a，“H”被 输入RS-FF3a的SB。另外，由于RS-FF3a的R(复位)连接RS-FF3a的输出On， 因此，RS-FF3a的R(复位)保持“L”状态。由此，RS-FF3a的Q(Qn)保持之前 的“H”状态。此时，RS-FF3a的Q(“H”)和RS-FF3a的输出On“L”被输入 NOR4a的输入，因此，NOR4a的输出(CBn)成为“L”。结果，ASW8a保持接通 (控制端g成为“H”，控制端G成为“L”)，CK1的信号“L”被输出到On。
在t3时，CK1成为“H”，输出On成为“H”。选择电路5a的输出端X保持 “L”状态，因此，RS-FF3a的SB成为“H”。另外，RS-FF3a的R连接输出On， 因此，RS-FF3a的R成为“H”。RS-FF3a的Q成为“L”。此时，RS-FF3a的Q (“L”)和RS-FF3a的输出On“H”被输入到NOR4a的输入，因此，NOR4a的输 出(CBn)保持“L”状态(ASW8a接通)，CK1的信号“H”被输出到On。
接着，在t4时，CK1成为“L”，输出On成为“L”。选择电路5a的输出端X 保持“L”状态，因此，RS-FF3a的SB成为“H”。另外，RS-FF3a的R连接输出 On，因此，RS-FF3a的R成为“L”。因此，RS-FF3a的Q保持此前的“L”状态。 此时，RS-FF3a的Q(“L”)和RS-FF3a的输出On“L”被输入到NOR4a的输 入，因此，NOR4a的输出(CBn)成为“H”。结果，ASW8a截止(控制端g成为 “L”，控制端G成为“H”)，另一方面，MOS晶体管10a的源-漏极间导通， Vssd(信号“L”)被输出到On。
另外，在进行左向移位的情况(即，块SRBn成为移位开始级的情况)下，在 t3时，On成为“H”，“H”被输入到块SRBn-1的选择电路5b的输入端j。由此， 选择电路5b的输出端X(Sn-1)成为“H”，向块SRBn-1进行移位。具体而言，当 选择电路5b的输出端X(Sn-1)成为“H”时，SBn-1成为“L(有效)”，Qn-1成 为“H(有效)”。由此，NOR4b的一个输入成为“H”，其输出端(CBn)成为 “L”。结果，ASW8b接通，开始取入时钟CK，On-1成为“L”。当时钟CK成为 “H”、On-1也成为“H”时，Qn-1被复位，成为“L(无效)”。另一方面，由于 On-1为“H”，因此，NOR4b的输出CBn-1保持“L”状态，继续取入时钟CK。最 终，CK1成为“L”，输出On-1成为“L”时，Qn-1保持“L”状态，NOR4b的输 出CBn-1也成为“H(无效)”。由此，ASW8b截止，晶体管10b导通，On-1保持 “L”状态。
块SRBn-1的信号输出电路SGb(参照图18)及块SRBn-2的信号输出电路SGc (参照图19)的动作和上述块SRBn的信号输出电路SGa(参照图1)的动作相同。 即，On-1和On-2对应于On，Qn-1和Qn-2对应于Qn，CBn-1和CBn-2对应于 CBn。被输入各信号输出电路SG的CK可以是相同的相位，也可以是不同的相位。 在图20的时序图中，说明了信号输出电路SGa和信号输出电路SGb被分别输入不 同相位的CK(CK1、CK2)时信号输出电路SGa(块SRBn)和信号输出电路SGb (块SRBn-1)的动作。
如上所述，本实施方式的移位寄存器的每一级利用本级所生成的复位信号进行 复位(自复位)而非利用其他级所提供的复位信号进行复位。因此，根据本实施方 式，可省去在现有技术中所需的虚拟块。并且，由于并不需要其他级提供的复位信 号，因此，可大幅度减少与其他级之间的配线数量，从而可缩小配线区域。结果， 可缩小电路面积(电路安装后的面板的框缘面积)，而且，能够减少诸如配线短路 等的物理故障和诸如信号延迟等的信号缺陷。另外，在移位的Ck的占空比小于或等 于百分之五十时，本实施方式也同样有效。
此外，也可以在图21的栅极驱动器78中设置本实施方式的移位寄存器。
可将图1所示的信号输出电路SGa变形为图9(a)所示的结构。即，设置错误动 作防止电路40a以取代ASW8a。错误动作防止电路40a是防止移位寄存器在下述期间 进行错误动作的电路，即：由于时钟信号CK1和时钟信号CK2之间发生相位差，从而 时钟信号CK1和时钟信号CK2具有重叠波形的期间，换言之，时钟信号CK1和时钟信 号CK2均为“H”这样的期间。错误动作防止电路40a由相位差检测部43和波形定时 整形部44构成。
相位差检测部43检测时钟信号CK1和时钟信号CK2的波形，提取时钟信号CK1和 时钟信号CK2未重叠的波形，并由此生成新的时钟信号(去重叠时钟信号)。例如， 可如图9(b)所示，由NOR电路42和反相器电路41构成上述相位差检测部43。
另一方面，波形定时整形部44连接节点Cn，在节点Cn的信号Cn成为“H”的期 间内提取出由相应的相位差检测部43生成的新的时钟信号成为“H”的期间，从而生 成输出信号并将其作为On信号。例如，可如图9(b)所示，由NAND电路51和反相 器电路52构成上述波形定时整形部44。
图4表示本发明另一实施方式的移位寄存器的结构。如该图所示，本实施方式的 移位寄存器2具备块SRB1...SRBn-2、SRBn-1、SRBn，各块具备信号输出电路SG和 选择电路25。
块SRBn具备信号输出电路SGA和选择电路25a。上述信号输出电路SGA具备： RS型触发器(以下，称之为“RS-FF”)23a；电平转换器LSa；NOR24a；以及两个 反相器32a及33a。同样地，块SRBn-1具备信号输出电路SGB和选择电路25b。上述信 号输出电路SGB具备：RS型触发器(以下，称之为“RS-FF”)23b；电平转换器 LSb；NOR24b；以及两个反相器32b及33b。块SRBn-2具备信号输出电路SGC和选择 电路25c。上述信号输出电路SGC具备：RS型触发器(以下，称之为“RS-FF”) 23c；电平转换器LSc；NOR24c；以及两个反相器32c及33c。
另外，对LR线提供移位方向信号，对LRB线提供移位方向信号的反转信号， 对CK1线提供第1时钟信号，对CK2线提供第2时钟信号。
电平转换器LS(LSa、LSb、LSc)的结构如图6所示，即，电平转换器LS具备N 沟道MOS晶体管51～56和P沟道MOS晶体管57～63。其中，输入(EN端)、晶体管 51的栅极、晶体管57的栅极、晶体管55的栅极、晶体管61的栅极、晶体管60的栅极 相互连接。晶体管51的源极连接CKB。晶体管51的漏极、晶体管57的漏极、晶体管 58的栅极、节点B相互连接。晶体管58的漏极、晶体管52的漏极、晶体管52的栅极、 晶体管53的栅极相互连接。晶体管52的源极、晶体管54的漏极、晶体管53的源极相 互连接。晶体管53的漏极、节点A、晶体管59的漏极、晶体管61的漏极、晶体管62的 漏极、晶体管63的栅极、晶体管56的栅极相互连接。晶体管57的源极、晶体管60的 源极、晶体管61的源极、晶体管62的源极、晶体管63的源极连接Vdd(“H”)。晶 体管54的源极和晶体管56的源极连接Vssd(“L”)。晶体管58的源极和晶体管59的 源极相互连接且连接Vdd(“H”)。晶体管59的栅极、节点C、晶体管60的漏极、 晶体管55的漏极相互连接。晶体管55的源极连接CK，晶体管62的栅极连接INTB。晶 体管63的漏极、晶体管56的漏极、OUT相互连接。
另外，选择电路25(25a、25b、25c)的结构和作用等同于上述选择电路5。反 相器32(32a、32b、32c)和反相器33(33a、33b、33c)等同于上述反相器12、13。
图5表示在块SRBn中设置的信号输出电路SGA的具体结构。如该图所示，与选择 电路25a的X端连接的输入Sn连接反相器32a的输入侧，该反相器32a的的输出被输入 RS-FF23a的置位端(SB)。另外，将RS-FF23a的输出Q(Qn)作为NOR24a的一个输 入，该NOR24a的另一个输入、RS-FF23a的复位输入(R)和节点On(块SRBn的输 出)相互连接，其中，节点On连接电平转换器LSa的OUT。此外，NOR24a的输出连 接反相器33a的输入侧，反相器33a的输出侧连接电平转换器LSa的输入(EN端)。
另外，信号输出电路SGB、SGC的结构和上述SGA的结构相同。例如，在信号输 出电路SGB中，与选择电路25b的X端连接的节点Sn-1连接反相器32b的输入侧，该反 相器32b的的输出被输入RS-FF23b的置位端(SB)。另外，将RS-FF23b的输出Q (Qn)作为NOR24b的一个输入，该NOR24b的另一个输入、RS-FF23b的复位输入 (R)和节点On-1(块SRBn-1的输出)相互连接，其中，节点On-1连接电平转换器 LSb的OUT。此外，NOR24b的输出连接反相器33b的输入侧，反相器33b的输出侧连 接电平转换器LSb的输入(EN端)。
如图4所示，块SRBn-1的选择电路25b的输入端i和节点On-2(块SRBn-2的输出) 连接，选择电路25b的输入端j和节点On(块SRBn的输出)连接。选择电路25b的输出 端X和块SRBn-1的节点Sn-1连接。另外，选择电路25b的输入端p和输入端q分别连接 LR线和LRB线，电平转换器LSn-1的INTB输入、CK输入和CKB输入分别连接INT 线、CK线和CKB线。
并且，块SRBn的选择电路25a的输入端i和节点On-1(块SRBn-1的输出)连接， 选择电路25a的输入端j经由开关SW37连接启动脉冲线SP。选择电路25a的输出端X和 块SRBn的节点Sn连接。另外，选择电路25a的输入端p和输入端q分别连接LR线和 LRB线，电平转换器LSn的INTB输入、CK输入和CKB输入分别连接INT线、CK线和 CKB线。
在图6的电平转换器LS(LSa、LSb)中，如图7所示，当EN端输入“H”时，CK 信号经电平转换后输出，另一方面，当EN端输入“L”时，输出“L”。另外，当 “L”被输入INTB的输入时，输出“L”。
当EN端为“L”时，图6的N沟道晶体管54、晶体管51和晶体管55截止，另一方 面，P沟道晶体管57、晶体管60和晶体管61导通。结果，节点A的电位成为Vdd (“H”)，输出OUT成为Vssd(“L”)。
当EN端为“H”时，图6的N沟道晶体管54、晶体管51和晶体管55导通，另一方 面，P沟道晶体管57、晶体管60和晶体管61截止。结果，节点B成为CKB电位，节点 C成为CK电位。
当CKB为“H”、CK为“L”时，P沟道晶体管58限流，P沟道晶体管59导通，电 流流入P沟道晶体管59，因此，节点A电位上升。由此，输出OUT成为Vssd (“L”)。
相反，当CKB为“L”、CK为“H”时，P沟道晶体管58导通，因此，限流解 除。另外，P沟道晶体管59限流，因此，节点A电位下降。由此，输出OUT成为Vdd (“H”)。
由此，信号输出电路SGA(参照图5)进行下述动作。
当节点Sn输入“H”时，RS-FF23a的SB输入“L”。由此，输出Q(Qn)成为 “H”。信号Qn、节点On的信号On(块SRBn的输出)、作为信号Qn及信号On的 NOR(即，NOR24a的输出)的信号NORn、反相器33a的输出Cn(NORn的反转信 号)之间的关系为下述。
即，当Qn为“L”、On为“L”时，NORn为“H”、Cn为“L”。当Qn为 “L”、On为“H”时，NORn为“L”、Cn为“H”。当Qn为“H”、On为“L” 时，NORn为“L”、Cn为“H”。
以下，根据图8的时序图来说明块SRBn(参照图4)的动作。
首先，作为初始设定，在t0时输入INT信号“H”，将RS-FF23a的输出信号 Qn和电平转换器LS的输出信号On设定为“L”(初始化)。
在t1时，Qn为“L”、On为“L”，因此，NORn为“H”、Cn为“L”。Cn 作为信号EN被输入LSn，所以，EN成为“L”。因此，On信号与CK及CKB的 “H”/“L”无关地成为“L”。
在t2时，信号Sn成为“H”，RS-FF23a的SB输入“L”，Qn成为“H”。因 此，Qn成为“H”、On成为“L”，NORn成为“L”、Cn成为“H”。当Cn为 “H”时，电平转换器LSn的EN端成为“H”。并且，当EN端为“H”时，CK信 号被输出到On。即，当CK为“L”、CKB为“H”时，On成为“L”。当然，如 果CK为“H”、CKB为“L”，On成为“H”。
节点On连接RS-FF23a的复位(R)，因此，在t3时，On成为“H”，当RS- FF23a的复位(R)输入“H”时，Qn成为“L”。由于On为“H”，所以，NORn 成为“L”、Cn成为“H”。由于Cn为“H”，因此，电平转换器LSn的EN端不 发生变化，保持“H”状态(被继续输入CK)。
因此，在t4时，当CK成为“L”(CKB成为“H”)时，On因CK而成为 “L”。此时，Qn为“L”、On为“L”，因此，NORn成为“H”、Cn成为 “L”。所以，LSn的EN端成为“L”，On与CK及CKB的“H”/“L”无关地 成为“L”。
如上所述，在本发明的移位寄存器中，可利用本级信号进行复位而非利用其他 级的信号进行复位。因此，根据本发明，可省去在现有技术中所需的虚拟块。并 且，由于并不需要其他级提供的复位信号，因此，可大幅度减少与其他级之间的配 线数量，从而可缩小配线区域。结果，可缩小电路面积(电路安装后的面板的框缘 面积)，而且，能够减少诸如配线短路等的物理故障和诸如信号延迟等的信号缺 陷。
另外，信号Oi(i＝1，2…n-1，n)和信号Ci(i＝1，2…n-1，n)可分别用作控制总 线(数据信号线和扫描信号线)充电的一倍脉冲信号和两倍脉冲信号。信号Qi(i＝1， 2…n-1，n)也可用作控制总线充电的信号。
[工业可利用性]
本发明的信号输出电路可适用于诸如液晶显示装置等的显示装置的驱动电路 (移位寄存器)。
专利文献1：日本国专利申请公开特开2001-135093号公报，2001年5月18日 公开；
专利文献2：日本国专利申请公开特开2000-339984号公报，2000年12月8日 公开；
专利文献3：日本国专利申请公开特开2001-307495号公报，2001年11月2日 公开；
专利文献4：美国专利申请公开公报US2003/0184512A1，2003年10月2日公 开；