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接口电路以及接口系统

阅读：1198发布：2020-08-05

IPRDB可以提供接口电路以及接口系统专利检索，专利查询，专利分析的服务。并且本发明提供一种接口电路，支持作为通信方式的单端方式和差动方式两种方式，兼用差动信号的输入端子对中的一对用于输入输出单端信号的端子。接收该兼用端子对所输入的差动信号的差动信号接收电路，通过将差动信号输入到与该兼用端子不同的另一差动信号的输入专用端子对中而被启动，被启动后由内存的控制器来维持启动状态。因此，通过控制输入专用端子对所输入的差动信号来控制接收兼用端子对所输入的差动信号的差动信号接收电路的启动，进一步，可以降低该差动信号接收电路在非期望定时成为停止状态的可能性。，下面是接口电路以及接口系统专利的具体信息内容。

权利要求

1.一种接口电路，其特征在于，具备：

第1输入端子，经由传输单端信号和差动信号的外部第1传输路径来输入信号；

第2输入端子，经由传输差动信号的外部第2传输路径来输入信号；

单端信号接收器和差动信号接收器，通过线路与所述第1输入端子连接，并联地供应由所述第1输入端子所输入的信号；

检测电路，通过线路与所述第2输入端子连接，并检测由所述第2输入端子输入了差动信号；以及控制器，当通过所述检测电路检测到由所述第2输入端子输入的差动信号时，则开始向所述差动信号接收器继续输出使能信号，当所述检测电路在所述差动信号接收器为停止状态时检测所述差动信号的输入时，则启动所述差动信号接收器，所述差动信号接收器在输入所述使能信号期间，继续处于启动状态。

2.如权利要求1所述的接口电路，其特征在于，

当所述差动信号接收器在启动的情况下被输入差动时钟信号时，则生成并输出与该差动时钟信号的频率相同频率的单端信号即时钟信号；

该接口电路具备：

时钟变换电路，当输入由所述差动信号接收器所输出的第1时钟信号时，则生成并输出比该第1时钟信号的频率高的频率的第2时钟信号；

差动数据信号接收器，通过线路与所述第2输入端子连接，接收从所述第2输入端子所输入的信号；以及差动信号驱动器，当不是停止状态时将和第2时钟信号同步的差动信号输出到外部的第3传输路径，当所述检测电路在所述差动数据信号接收器为停止状态时检测所述差动信号的输入时，则启动所述差动数据信号接收器，在所述差动数据信号接收器启动的状态时变为不检测所述差动信号的输入时，停止所述差动数据信号接收器，所述差动信号驱动器在停止状态中为输出是高阻抗的状态。

3.如权利要求2所述的接口电路，其特征在于，具备：状态维持电路，用于维持所述差动信号驱动器为停止状态时的所述第3传输路径的电位为接地电位，在由所述第2输入端子所输入的信号的振幅达到规定电位以上时，所述检测电路进行所述差动信号的检测。

4.如权利要求2所述的接口电路，其特征在于，具备：状态维持电路，用于维持所述差动信号驱动器为停止状态时的所述第3传输路径的电位为比接地电位高的第1规定电位，所述检测电路在由所述第2输入端子所输入的信号的电位为比接地电位高且为第2规定电位以下时进行所述差动信号的检测，其中，所述第2规定电位低于所述第1规定电位。

5.如权利要求3所述的接口电路，与外部的主机侧接口电路进行通信，特征在于，所述主机侧接口电路具备：主机侧差动时钟信号驱动器，将差动时钟信号输出到所述第1传输路径；

主机侧差动数据信号驱动器，将差动信号输出到所述第2传输路径；

主机侧差动数据信号接收器，接收在所述第3传输路径上传输的差动信号；以及主机侧控制器，使所述主机侧差动数据信号驱动器输出由第1规定差动信号组成的待机信号，所述主机侧控制器在所述主机侧差动时钟信号驱动器输出差动时钟信号的情况下使所述主机侧差动数据信号驱动器输出所述待机信号时，所述主机侧差动数据信号接收器接收到由第2规定差动信号所组成的、对所述待机信号的回复信号时，则在从所述主机侧差动数据信号接收器接收到所述回复信号并经过规定时间之后，使所述主机侧差动时钟信号驱动器停止输出差动时钟信号。

6.如权利要求5所述的接口电路，其特征在于，

在输出所述使能信号的情况下，在对处于启动状态的所述差动数据信号接收器输入所述待机信号时，当所述检测电路变为不检测所述差动信号的输入时，所述控制器使所述差动信号驱动器输出所述回复信号，并在使所述差动信号驱动器输出所述回复信号后的所述规定时间内，停止所述使能信号的输出。

7.一种接口系统，其特征在于，具备：

第1传输路径，传输单端信号和差动信号；

第2传输路径，传输差动信号；

差动信号驱动器，将差动信号输出到所述第1传输路径；

单端信号驱动器，将单端信号输出到所述第1传输路径；

差动数据信号驱动器，将差动信号输出到所述第2传输路径；

单端信号接收器和差动信号接收器，并联地供应所述第1传输路径所传输的信号；

检测电路，检测所述第2传输路径传输了差动信号的情况；以及控制器，当通过所述检测电路检测到所述第2传输路径所传输的差动信号时，则开始将使能信号继续地输出到所述差动信号接收器，所述检测电路在所述差动信号接收器为停止状态时检测所述差动信号的传输时，则启动所述差动信号接收器，所述差动信号接收器在输入所述使能信号期间，继续处于启动状态。

说明书全文

接口电路以及接口系统

技术领域

[0001] 本发明涉及一种处理差动信号的接口电路。

背景技术

[0002] 内存卡等设备与个人计算机等主机之间的通信方式具有利用单端信号进行通信的方式(以下称为“单端方式”)和利用差动信号进行通信的方式(以下称为“差动方式”)。

[0003] 与差动方式相比，单端方式的优点为其接口电路的电路结构较简单，与此相对，与单端方式相比，差动方式的优点为能够以更快速的通信速度实现通信。

[0004] 现有的系统在采用单端方式作为设备与主机之间的通信方式的情况下，当希望设备和主机之间的通信速度更快时，有时会考虑到与现有系统的兼容性，而导入支持单端方式和差动方式这两个通信方式的系统。

[0005] 在这种系统中，设备和主机具备应对单端方式的接口电路和应对差动方式的接口电路这两种接口电路。

[0006] 在支持单端方式和差动方式这两种通信方式的系统中，作为用于减少信号线数量的技术已知有记载在例如专利文献1中的技术。

[0007] 该技术通过共用用于传输单端信号的信号线和用于传输差动信号的信号线，从而减少信号线的数量。

[0008] 另一方面，如果接收差动信号的差动信号接收电路处于能够接收差动信号的启动状态，即使未接收到有效的差动信号，也会消耗一定量的功率。

[0009] 作为用于减少差动信号接收电路在未接收到有效的差动信号的期间的消耗功率的技术，已知有记载在例如专利文献2中的技术。

[0010] 该技术是指，主机利用用于发送差动信号的信号线来控制设备侧的差动信号接收电路的启动状态的技术。

[0011] 这里，要使停止状态的设备侧的差动信号接收电路为启动状态时，主机将使差动信号接收电路为启动状态的意思的单端信号发送给设备，要使启动状态的设备侧的差动信号接收电路为停止状态时，主机将使差动信号接收电路为停止状态的意思由差动信号组成的命令(以下称为“停止命令”)发送给设备。

[0012] 利用专利文件2所记载的技术来连接于特定信号线的控制差动信号接收电路的启动状态时，可以通过利用与该特定信号线不同的、仅传输差动信号的信号线来控制差动信号接收电路的启动状态而实现，其中，所述特定信号线是指，单端信号的传输和差动信号的传输所共用的信号线。

[0013] 现有技术

[0014] 专利文献1：日本特开2002-183691号公报

[0015] 专利文献2：日本特开2005-236931号公报

[0016] 发明概要

[0017] 发明要解决的问题

[0018] 但是，当主机和设备进行通信时，有时会发生传输错误从而发生通信字节乱码。

[0019] 在使用了专利文献2所记载的技术的系统中，有时会产生以下问题，即从主机发送来的停止命令以外的命令由于发生传输错误而乱码成为停止命令，从而设备侧的差动信号接收电路在非期望的时刻变成停止状态。

[0020] 若设备侧的差动信号接收电路在非期望的时刻变成停止状态，主机和设备就不能进行正常的通信了。

[0021] 因此本发明是为了解决上述问题而做出的，目的在于提供一种接口电路，即使在通信信号发生乱码时，也能将差动信号接收电路在非期望的时刻变成停止状态的可能性抑制得较低。

[0022] 解决问题的手段

发明内容

[0023] 为了解决上述问题，本发明的接口电路具备第1输入端子，通过传输单端信号和差动信号的外部第1传输路径来输入信号；第2输入端子，通过传输差动信号的外部第2传输路径来输入信号；单端信号接收器和差动信号接收器，通过线路与所述第1输入端子连接，并联着供应所述第1输入端子所输入的信号；检测电路，通过线路与所述第2输入端子连接，检测差动信号已从所述第2输入端子输入的情况；控制器，当通过所述检测电路检测到由所述第2输入端子输入的差动信号时，则开始向所述差动信号接收器连续输出使能信号，当所述检测电路在所述差动信号接收器为停止状态时检测所述差动信号的输入时，则启动所述差动信号接收器，所述差动信号接收器在输入所述使能信号期间继续处于启动的状态。

[0024] 通过具备上述结构的本发明的接口电路，差动信号接收器在输入使能信号期间继续处于启动的状态。

[0025] 因此，可以将差动信号接收器在非期望的时刻停止的可能性抑制得较低。

附图说明

[0026] 图1是设备100和主机150的电路图。

[0027] 图2是表示数据变换电路123的电路结构的框图。

[0028] 图3是设备100和连接器300的立体图。

[0029] 图4是差动信号的时序图。

[0030] 图5是设备侧处理的流程图。

[0031] 图6是主机侧处理的流程图。

[0032] 图7是设备侧初始化协议处理的流程图。

[0033] 图8是设备侧初始化协议处理的时序图。

[0034] 图9是主机侧初始化协议处理的流程图。

[0035] 图10是在主机侧初始化协议处理中，利用单端信号进行主机侧初始化协议处理时的时序图。

[0036] 图11是包发送处理的流程图。

[0037] 图12是包发送处理的时序图。

[0038] 图13是主机侧待机模式转移处理的流程图。

[0039] 图14是设备侧待机模式转移处理的流程图。

[0040] 图15是设备900和主机950的电路图。

[0041] 图16是变形例中的差动信号的时序图。

[0042] 图17是表示检测电路1700的电路结构的框图。

[0043] 图18是接口电路1800的电路图。

具体实施方式

[0044] <概要>

[0045] 下面，作为本发明的接口电路的实施方式之一，对由内存卡等设备和个人计算机等主机组成的系统进行说明，所述内存卡搭载有支持作为通信方式的单端方式和差动方式两种方式的接口电路。

[0046] 该系统所使用的接口电路的差动信号的输入端子对中的一对兼用用于输入输出单端信号的端子。

[0047] 另外，接收从该兼用端子对所输入的差动信号的差动信号接收电路通过将差动信号输入到与该兼用端子不同的差动信号的输入专用端子对中而被启动，被启动后，通过链路控制器而维持启动状态。

[0048] 因此，主机通过对输出到设备的输入专用端子对的差动信号进行控制，可以对接收从兼用端子对输入的差动信号的差动信号接收电路的启动进行控制，进一步，该差动信号接收电路在非期望的时刻变成停止状态的可能性被抑制得较低。

[0049] 下面参照附图说明本实施方式的接口电路的结构。

[0050] <结构>

[0051] 图1是设备100和主机150的电路图。

[0052] <设备100>

[0053] 设备100是具有例如32GB(Giga Byte)存储容量的内存卡，具备与主机150之间进行通信的设备侧接口电路101、存储数据的闪存电路102以及用于和主机150电连接的端子群。

[0054] 端子群包括DAT2端子103、DAT3端子104、CMD端子105、CLK端子106、DAT0/RCLK+端子107、DAT1/RCLK-端子108、D0+端子109、D0-端子110、D1+端子111、D1-端子112、VDD端子117和VSS端子118。

[0055] 设备侧接口电路101包括进行使用差动信号的通信的设备侧差动接口电路120和进行使用单端信号的通信的设备侧单端接口电路140。

[0056] 下面说明设备侧差动接口电路120的构成。

[0057] <设备侧差动接口电路120>

[0058] 设备侧差动接口电路120包括物理层PHY121和链路控制器122。

[0059] 物理层PHY121包括数据变换电路123、PLL(Phase Locked Loop：锁相环)电路124、逻辑或电路125、检测电路126、差动时钟输入电路127、差动数据输入电路128、差动数据输出电路129、电阻130和电阻131。

[0060] 差动时钟输入电路127具有数据输入端子in0、数据输入端子in1、使能信号输入端子en和数据输出端子out，与DAT0/RCLK+端子107、DAT1/RCLK-端子108、电阻130、PLL电路124、链路控制器122以及闪存电路102相连接，并具有以下功能。

[0061] 功能：在从使能信号输入端子en输入用于使差动时钟输入电路127成为启动状态的使能信号期间为启动状态，接收从数据输入端子in0和数据输入端子in1输入的差动时钟信号，根据接收到的差动时钟信号生成相同频率的单端时钟信号，并从数据输出端子out输出。

[0062] 这里，差动时钟输入电路127能接收的差动时钟信号是峰值间的电位差为400mV左右的差动信号。

[0063] 这里，所谓的启动状态，是能够接收差动时钟信号的状态，由于内置的恒流电源恒定地流通电流，因此不管有没有接收到差动时钟信号都恒定地消耗功率。另外，所谓的停止状态，是不能接收差动时钟信号的状态，由于内置的恒流电源没有流通电流，因此不消耗功率。

[0064] 另外，该差动时钟输入电路127所接收的差动时钟信号的最大工作频率例如为150MHz。

[0065] 差动数据输入电路128是具有与差动时钟输入电路127相同的电路结构和特征的电路，与D0+端子109、D0-端子110、电阻131、检测电路126以及数据变换电路123相连接，具有以下功能。

[0066] 功能：在从使能信号输入端子en输入用于使差动数据输入电路128成为启动状态的使能信号期间为启动状态，接收从数据输入端子in0和从数据输入端子in1输入的差动数据信号，根据接收到的差动数据信号生成单端数据信号，并从数据输出端子out输出。

[0067] 差动数据输出电路129具有数据输入端子in、数据输出端子out0、使能信号输入端子en和数据输出端子out1，与D1+端子111、D1-端子112、数据变换电路123以及链路控制器122相连接，具有以下2个功能。

[0068] 功能1：在从使能信号输入端子en输入用于使差动数据输出电路129成为启动状态的使能信号期间为启动状态，根据从数据输入端子in输入的单端信号生成差动信号，并从数据输出端子out0和数据输出端子out1输出。

[0069] 这里，所谓的差动数据输出电路129所输出的差动信号，是峰值间的电位差为400mV左右的差动信号，能够输出的差动数据信号的最大工作频率例如为1500MHz。

[0070] 功能2：在未从使能信号输入端子en输入使能信号期间为停止状态，通过内置的下拉电路使数据输出端子out0和数据输出端子out1的电位为VSS电位。

[0071] 这里，所谓的启动状态，是能够输出差动数据信号的状态，由于内置的恒流电源恒定地流通电流，因此恒定地消耗功率。另外，停止状态为不能输出差动数据信号的状态，由于内存的恒流电源没有流通电流，因此不消耗功率。

[0072] PLL电路124具有时钟输入端子、时钟输出端子、激活信号输入端子和锁定信号输出端子，与差动时钟输入电路127、数据变换电路123、链路控制器122以及闪存电路102相连接，具有以下2个功能。

[0073] 功能1：在将用于使PLL电路124动作的激活信号输入到激活信号输入端子期间，若将时钟信号输入到时钟输入端子，则生成与从差动数据输入电路128发送来的差动信号的频率相同的时钟信号，并从输出时钟端子输出。

[0074] 这里，当输入到输入端子的时钟信号的频率为例如150MHz时，生成频率为输入时钟信号频率的例如10倍的例如1500MHz的时钟信号，并从输出时钟端子输出。

[0075] 功能2：在内部所包含的VCO(Voltage Controlled Oscillator：电压控制振荡器)稳定地进行振荡期间，从时钟信号输出端子输出时钟信号。

[0076] 检测电路126具有第1输入端子、第2输入端子、保持信号输入端子以及输出端子，与D0+端子109、D0-端子110、差动数据输入电路128、逻辑或电路125、链路控制器122相连接，具有以下功能。

[0077] 功能：当第1输入端子的电位与第2输入端子的电位之间的差为阈值(这里是200mV)以上的状态继续了规定期间时，从输出端子输出表示检测到差动数据信号的意思的接收使能信号，当第1输入端子的电位与第2输入端子的电位之间的差小于阈值(这里是
200mV)的状态继续了规定期间时，从输出端子未输出接收使能信号。

[0078] 另外，为了使差动信号的检测稳定，希望该检测电路126在电位差的检测中具有滞后特性。

[0079] 另外，在有效数据的接收期间，输入到检测电路126的差动信号会产生差动Low/High的位跳变，从而可能无法进行稳定的检测。因此，链路控制器122根据来自检测电路126的接收使能信号开始接收有效数据后，输出保持信号直到该有效数据的末端为止，检测电路126也可以是在接收到该保持信号期间维持接收使能信号输出的结构。

[0080] 逻辑或电路125是二输入逻辑或电路，其与检测电路126、链路控制器122、差动时钟输入电路127相连接，并将从检测电路126输出的接收使能信号和从链路控制器122输出的用于使差动时钟输入电路127为启动状态的使能模式信号两者之间的逻辑或信号作为使能信号输出到差动时钟输入电路127。

[0081] 电阻130是一种终端电阻，其与DAT0/RCLK+端子107以及DAT1/RCLK-端子108相连接，并将从主机150侧观察时的DAT0/RCLK+端子107和DAT1/RCLK-端子108之间的阻抗特性进行整合，从而使差动时钟信号的振幅变得合适，其电阻值例如为100Ω。

[0082] 电阻131是一种终端电阻，其与D0+端子109以及D0-端子110相连接，并将从主机150侧观察时的D0+端子109和D1-端子110之间的阻抗特性进行整合，从而使差动数据信号的振幅变得合适，其电阻值例如为100Ω。

[0083] 数据变换电路123与差动数据输入电路128、差动数据输出电路129、链路控制器122、PLL电路124、差动时钟输入电路127相连接，并具有将从差动数据输入电路128所输入的信号进行变换后输出到链路控制器122的功能、以及将从链路控制器122所输入的信号进行变换后输出到差动数据输出电路129的功能。

[0084] 图2是表示数据变换电路123的结构的电路图。

[0085] 如图2所示，数据变换电路123包括串行并行变换电路201、解码电路202、接收缓冲器203、并行串行变换电路211、编码电路212以及发送缓冲器213。

[0086] 串行并行变换电路201与差动数据输入电路128、解码电路202、PLL电路124以及差动时钟输入电路127相连接，用与PLL电路124所输入的例如为1500MHz的时钟信号同步动作的1比特的双稳态多谐振荡器来取得由差动数据输入电路128所输入的1比特的串行信号，将经过10个周期而取得的串行信号作为10比特的并行信号从10比特的双稳态多谐振荡器输出到解码电路202，其中所述10比特的双稳态多谐振荡器与由差动时钟输入电路127所输入的例如150MHz的时钟信号同步动作。

[0087] 解码电路202与串行并行变换电路201以及接收缓冲器203相连接，并具有下述功能，即将由串行并行变换电路201所输入的、以8b/10b方式进行编码的10比特的信号进行解码，并将解码后的8比特的信号输出到接收缓冲器203。

[0088] 接收缓冲器203是与解码电路202以及链路控制器122相连接的FIFO(First In First Out：先入先出)存储缓冲器，其功能为将由解码电路202所输入的8比特的信号进行暂时存储，并输出到链路控制器122。

[0089] 发送缓冲器213是与链路控制器122以及编码电路212相连接的FIFO存储缓冲器，其功能为将由链路控制器122所输入的8比特的信号进行暂时存储，并输出到编码电路212。

[0090] 编码电路212与发送缓冲器213以及并行串行变换电路211相连接，其功能为，将由发送缓冲器213所输出的8比特的信号以8b/10b方式进行编码后生成10比特的信号，并将生成的10比特的信号输出到并行串行变换电路211。

[0091] 并行串行变换电路211与编码电路212、差动数据输出电路129、PLL电路124以及差动时钟输入电路127相连接，用与差动时钟输入电路127所输入的、例如150MHz的时钟信号同步动作的10比特的双稳态多谐振荡器来取得由编码电路212所输入的10比特的并行信号，并作为串行信号从1比特的双稳态多谐振荡器输出到差动数据输出电路129，其中所述1比特的双稳态多谐振荡器与PLL电路124所输入的例如1500MHz的时钟信号同步动作。

[0092] 再次返回图1，继续说明设备侧差动接口电路120的构成。

[0093] 链路控制器122与数据变换电路123、PLL电路124、逻辑或电路125、差动数据输出电路129、差动时钟输入电路127以及闪存电路102相连接，具有以下4个功能。

[0094] 功能1：控制物理层PHY121，与主机150通信的功能。

[0095] 功能2：将从主机150接收到的数据写入到闪存电路102的功能。

[0096] 功能3：将发送到主机150的数据从闪存电路102读出的功能。

[0097] 功能4：若在初始化时从检测电路126输入接收使能信号并开始时钟接收，则继续输出使能模式信号和激活信号，直到执行待机模式转移处理(后述)为止。

[0098] 接着，下面对设备侧单端接口电路140的结构进行说明。

[0099] <设备侧单端接口电路140>

[0100] 设备侧单端接口电路140包括缓冲电路141和数据处理电路142。

[0101] 缓冲电路141与DAT0/RCLK+端子107、DAT1/RCLK-端子108、DAT2端子103、DAT3端子104、CMD端子105、CLK端子106、数据处理电路142以及闪存电路102相连接，并具有以下3个功能。

[0102] 功能1：分别接收从DAT0/RCLK+端子107、DAT1/RCLK-端子108、DAT2端子103、DAT3端子104、CMD端子105所输入的单端信号中的每个单端信号，并将接收到的信号中的每个信号输出到数据处理电路142。

[0103] 功能2：若从数据处理电路142所输出的信号中的每个信号输入进来，则将所输入的信号中的每个信号作为单端信号输出到对应的端子。

[0104] 功能3：接收从CLK端子106所输入的、例如50MHz的单端时钟信号，并输出到数据处理电路142和闪存电路102。

[0105] 数据处理电路142与缓冲电路141以及闪存电路102相连接，具有利用缓冲电路141来与主机150进行通信的功能、将从主机150接收到的数据写入闪存电路102的功能以及将发送到主机150的数据从闪存电路102读出的功能。

[0106] 下面对其他电路的构成进行说明。

[0107] <其他电路>

[0108] 闪存电路102是与链路控制器122、数据处理电路142、缓冲电路141、差动时钟输入电路127相连接的、具有例如32GB存储容量的、称为闪存的非易失性存储器及其控制电路。

[0109] VDD端子117和VSS端子118是用于从主机150接收例如33V电位差的供电的端子。

[0110] DAT2端子103、DAT3端子104以及CMD端子105分别是用于与主机150之间输入输出单端信号的输入输出端子，并分别与缓冲电路141连接。

[0111] CLK端子106是用于从主机150输入单端时钟信号的输入端子，其与缓冲电路141连接。

[0112] DAT0/RCLK+端子107和DAT1/RCLK-端子108是兼用输入端子对和2比特的输入输出端子的端子，并分别与差动时钟输入电路127、电阻130以及缓冲电路141相连接，其中所述输入端子对是用于输入来自主机150的差动时钟信号的输入端子对，所述2比特的输入输出端子是用于在与主机150之间输入输出2比特单端信号的端子。

[0113] D0+端子109和D0-端子110是用于输入来自主机150的差动数据信号的输入端子，并分别与差动数据输入电路128、检测电路126以及电阻131相连接。

[0114] D1+端子111和D1-端子112是用于向主机150输出差动数据信号的输出端子对，并分别与差动数据输出电路129相连接。

[0115] <主机150>

[0116] 主机150是具有和设备100进行通信的功能的例如个人计算机，其具备在和设备100之间进行通信的主机侧接口电路151、CPU163、ROM164、RAM165、总线166、未图示的输入装置以及用于和设备100电连接的端子群。

[0117] 端子群包括DAT2端子153、DAT3端子154、CMD端子155、CLK端子156、DAT0/RCLK+端子157、DAT1/RCLK-端子158、D0+端子159、D0-端子160、D1+端子161、D1-端子162、VDD端子167以及VSS端子168。

[0118] 主机侧接口电路151包括进行使用差动信号的通信的主机侧差动接口电路170、进行使用单端信号的通信的主机侧单端接口电路190以及生成时钟信号的时钟发生器181。

[0119] 下面说明主机侧差动接口电路170的构成。

[0120] <主机侧差动接口电路170>

[0121] 主机侧差动接口电路170包括物理层PHY171和链路控制器172。

[0122] 物理层PHY171包括数据变换电路173、PLL电路174、检测电路176、差动时钟输出电路177、差动数据输出电路178、差动数据输入电路179以及电阻180。

[0123] 差动时钟输出电路177具有数据输入端子in、数据输出端子out0、使能信号输入端子en、数据输出端子out1，并与时钟发生器181、DAT0/RCLK+端子157、DAT1/RCLK-端子158以及链路控制器172相连接，且具有以下2个功能。

[0124] 功能1：在从使能信号输入端子en输入用于使差动时钟输出电路177成为启动状态的使能信号期间成为启动状态，根据从数据输入端子in输入的单端信号生成差动信号，并从数据输出端子out0和数据输出out1输出。

[0125] 这里，差动时钟输出电路177所输出的差动信号是峰值间的电位差为400mV左右的差动信号，能够输出的差动数据信号的最大工作频率例如为1500MHz。

[0126] 功能2：在从使能信号输入端子en没有输入使能信号期间为停止状态，数据输出端子out0和数据输出端子out1成为高阻抗状态。

[0127] 差动数据输出电路178是具有和差动数据输出电路129相同的电路结构和特征的电路，其与数据变换电路173、D0+端子159、D0-端子160以及链路控制器172相连接。

[0128] 差动数据输入电路179是具有和差动数据输入电路128相同的电路结构和特征的电路，其与D1+端子161、D1-端子162、电阻180、检测电路176以及数据变换电路173相连接。

[0129] PLL电路174具有时钟输入端子和时钟输出端子，并与时钟发生器181以及数据变换电路173相连接，且具有以下功能，即将例如150MHz的时钟信号输入到时钟输入端子后，生成频率为输入时钟信号的频率10倍的例如1500MHz的时钟信号，并从输出时钟端子输出。

[0130] 检测电路176是具有和检测电路126相同的电路结构的电路，并与D1+端子161、D1-端子162、差动数据输入电路179以及链路控制器172相连接。

[0131] 电阻180是端子电阻，其与D1+端子161以及D1-端子162相连接，将从主机150侧观察时的D1+端子161和D1-端子162之间的阻抗特性进行整合，从而使差动数据信号的振幅变得合适，其电阻值例如为100Ω。

[0132] 数据变换电路173是具有和数据变换电路123相同的电路结构的电路，其与差动数据输入电路128、差动数据输出电路129、链路控制器122、PLL电路124以及差动时钟输入电路127相连接。

[0133] 链路控制器172与数据变换电路173、PLL电路174、差动数据输入电路179、差动时钟输出电路177以及总线166相连接，并具有以下3个功能。

[0134] 功能1：控制物理层PHY121，并与设备100进行通信。

[0135] 功能2：将从设备100接收到的数据输出到总线166。

[0136] 功能3：将发送至设备100的数据从总线166读出。

[0137] 接着，以下，对主机侧单端接口电路190的构成进行说明。

[0138] <主机侧单端接口电路190>

[0139] 主机侧单端接口电路190是在和设备100之间进行利用单端信号的通信的接口电路，其包括缓冲电路191、数据处理电路192、上拉电阻182～上拉电阻186。

[0140] 缓冲电路191与DAT0/RCLK+端子157、DAT1/RCLK-端子158、DAT2端子153、DAT3端子154、CMD端子155、CLK端子156、数据处理电路192以及总线166相连接，具有以下3个功能。

[0141] 功能1：分别接收从DAT0/RCLK+端子157、DAT1/RCLK-端子158、DAT2端子153、DAT3端子154以及CMD端子155所输入的单端信号中的每个单端信号，并将接收到的信号中的每个信号输出到数据处理电路192。

[0142] 功能2：分别接收从数据处理电路192所输出的信号中的每个信号，并将接收到的信号中的每个信号分别输出到相应的端子。

[0143] 功能3：接收从时钟发生器181所输入的、例如50MHz的单端时钟信号，并输出到CLK端子156。

[0144] 数据处理电路192与缓冲电路191、时钟发生器181以及总线166相连接，具有利用缓冲电路191来与设备100进行通信的功能、将从设备100接收到的数据输出到总线166的功能以及将发送至设备100的数据从总线166读出的功能。

[0145] 上拉电阻182-上拉电阻186分别是为了使对应的配线不会成为高阻抗状态而将电位上拉至VDD电位的电阻，其电阻值例如为50kΩ。

[0146] 下面说明其他电路的构成。

[0147] <其他电路>

[0148] 时钟发生器181与链路控制器172、PLL电路174、差动时钟输出电路177、缓冲电路191以及数据处理电路192相连接，并具有以下功能，即生成50MHz的时钟信号和150MHz的时钟信号，并将生成的50MHz的时钟信号输出到缓冲电路191和数据处理电路192，将生成的150MHz的时钟信号输出到链路控制器172、PLL电路174和差动时钟输出电路177。

[0149] CPU163与总线166相连接，通过执行存储在ROM164或RAM165中的程序来控制ROM164、RAM165以及主机侧接口电路151，并实现各种各样的功能，例如由于将存储在RAM165中的数据存储到闪存电路102中，因此通过指示链路控制器172来实现将数据发送给设备100的功能等。

[0150] ROM164与总线166相连接，存储有规定CPU163的动作的程序和CPU163所利用的数据。

[0151] RAM165与总线166相连接，将随着CPU163执行程序而产生的数据暂时存储。

[0152] 总线166是与CPU163、ROM164、RAM165、链路控制器172以及数据处理电路192相连接的总线。

[0153] VDD端子167和VSS端子168是用于向设备100供应电位差为33V的电的端子。

[0154] DAT2端子153、DAT3端子154以及CMD端子155分别是用于与设备100之间输入输出单端信号的输入输出端子，它们分别与缓冲电路191相连接。

[0155] CLK端子156是用于向设备100输入单端时钟信号的输出端子，其与缓冲电路191相连接。

[0156] DAT0/RCLK+端子157和DAT1/RCLK-端子158是兼用输出端子对和2比特的输入输出端子的端子，它们分别与差动时钟输出电路177、缓冲电路191相连接，其中，所述输出端子对用于向设备100输出差动时钟信号，所述2比特的输入输出端子用于在和设备100之间输入输出2比特单端信号。

[0157] D0+端子159和D0-端子160是用于输出设备100的差动数据信号的输出端子对，它们分别与差动数据输出电路178相连接。

[0158] D1+端子161和D1-端子162是用于输入来自设备100的差动数据信号的输入端子对，它们分别与差动数据输入电路179、检测电路176以及电阻180相连接。

[0159] 未图示的输入装置例如通过键盘、鼠标等构成，其是输入接口，用于接受来自操作主机150的用户的、用来操作主机150的命令的输入。

[0160] 下面利用附图来说明所述设备100和所述主机150的连接方式。

[0161] 图3是设备100和作为主机150的一部分的连接器300的立体图。

[0162] 设备100通过插入到连接器300中与主机150相连接。

[0163] 如图3所示那样，设备100为例如是长度为32mm、宽度为24mm、厚度为2.1mm的卡片状形状，其主表面上具备金属制(例如铜制)的端子群。

[0164] 主机150具备连接器300、连接电缆310和未图示的主机机壳，连接器300和主机机壳通过连接电缆310而相互连接。

[0165] 连接器300具备用于插入设备100的插入孔301和插入孔301内部的金属制(例如铜制)的端子群。

[0166] 通过将设备100插入插入孔301中，插入孔301内部的端子中的每个端子分别与相对应的设备100侧的端子中的每个端子成为相互物理接触的状态，即相互电连接的状态。

[0167] <差动信号>

[0168] 下面利用附图说明在设备100和主机150之间进行通信所使用的差动信号。

[0169] 图4是作为设备100和主机150之间进行通信所使用的差动信号的一个例子的、由差动数据输出电路178所输出的差动信号的时序图。

[0170] 该例子为，当在时刻T1～时刻T5之间输出差动数据输出电路178的使能信号时，成为差动数据输出电路178将由差动信号组成的包数据即差动包信号输出时的时序图。

[0171] 如图4所示，在设备100和主机150之间进行通信所使用的差动信号是当一条信号线的电位为0V时另一条信号线的电位为400mV的、振幅为400mV的差动信号。

[0172] 在时间T1之前，未输出差动数据输出电路178的使能信号，因此差动数据输出电路178为停止状态，并向D0+端子159和D0-端子160这两个端子输出作为VSS电位的0V信号。

[0173] 在时间T1，当差动数据输出电路178的使能信号被输出后，差动数据输出电路178从停止状态变为启动状态，开始输出与作为输入信号的逻辑值“0”相对应的差动Low信号。

[0174] 这里，差动Low信号是表示逻辑值“0”的差动信号，例如，是D0+端子159为0V、D0-端子160为400mV的差动信号。

[0175] 差动数据输出电路178达到启动状态后就以1500MHz的工作频率进行工作，在输入逻辑值“0”期间，继续输出差动Low信号。

[0176] 到了时间T2后，开始向差动数据输出电路178输入由规定周期数所组成的同步信号，差动数据输出电路178开始输出与同步信号对应的差动信号即差动同步信号。

[0177] 这里，同步信号是区别于在8b/10b方式中用于通常数据传输的D码元的码元，例如利用8b/10b方式中的被称为K28.5的码元。

[0178] 到了时间T3后，开始向差动数据输出电路178输入由8b/10b方式的D码元的组合组成的包信号，差动数据输出电路178开始输出包。

[0179] 到了时间T4后，差动数据输出电路178的输入信号为逻辑值“0”，差动数据输出电路178再次开始输出差动Low信号。

[0180] 在时间T5，当未输出差动数据电路178的使能信号后，差动数据输出电路178从启动状态变化为停止状态，开始向D0+端子159和D0-端子160这两个端子输出作为VSS电位的0V信号。

[0181] <动作>

[0182] 包括设备100和主机的系统进行例如主机150读出设备100中所存储的数据的处理等各种各样的处理。

[0183] 这里，利用附图来分别说明在该系统进行的处理中的、设备100进行的特征性处理即设备侧处理和主机150进行的特征性处理即主机侧处理。

[0184] <设备侧处理>

[0185] 设备侧处理是指设备100利用差动信号与主机150进行通信的处理。

[0186] 图5是设备100进行的设备侧处理的流程图。

[0187] 设备侧处理是由用户通过将设备100插入到连接器200中而开始的，所述用户利用包括设备100和主机150的系统。

[0188] 当设备100被插入连接器200中后，VDD端子117和VDD端子167接触，VSS端子118和VSS端子168接触，通过VDD端子117和VSS端子118从主机150接收例如3.3V电位差的供电，并启动设备100。

[0189] 设备100启动后，链路控制器122和物理层PHY121被电源接通复位后被初始化(步骤S500)，成为待机模式。

[0190] 在待机模式中，差动时钟输入电路127和差动数据输入电路128以及差动数据输出电路129为停止状态，PLL电路124为未启动状态。

[0191] 设备100为待机模式后，通过执行后述的设备侧初始化处理(步骤S510)，成为可以利用差动信号和主机150进行包通信的状态。

[0192] 当步骤S510的处理结束后，设备100执行后述的包处理(步骤S520)，和主机150进行包通信。

[0193] 设备100在结束和主机150的包通信后，通过执行后述的设备侧待机模式转移处理(步骤S530)再次成为待机模式。

[0194] 如果设备100再次成为待机模式后，从连接器200被拔出，并且不从VDD端子117和VSS端子118供电的话(步骤S540：是)，则结束该设备侧处理。

[0195] 如果设备100再次成为待机模式后，未从连接器200被拔出，并且不从VDD端子117和VSS端子118供电的话(步骤S540：否)，则再次返回到步骤S510，执行步骤S510之后的处理。

[0196] <主机侧处理>

[0197] 主机侧处理是指主机150利用差动信号和设备100进行通信的处理。

[0198] 图6是主机150进行的主机侧处理的流程图。

[0199] 主机侧处理是通过用户将设备100插入到连接器200，对主机150的输入装置进行操作，并输入表示设备100已与CPU163相连接的意思的通知信号后才开始的，所述用户利用包括设备100和主机150的系统。

[0200] CPU163在被输入了表示已与设备100相连接的意思的通知信号后，对链路控制器172和物理层PHY171进行电源接通复位并进行初始化(步骤S600)。

[0201] 链路控制器172和物理层PHY171被初始化后，通过执行后述的主机侧初始化处理(步骤S610)，使设备100成为可以利用差动信号进行包通信的状态。

[0202] 步骤S610的处理结束后，主机150执行后述的包处理(步骤S620)，并和设备100进行包通信。

[0203] 主机150在结束和设备100的包通信后，执行后述的主机侧待机模式转移处理(步骤S630)，使设备100为待机模式，并使链路控制器172和物理层PHY171返回到已在步骤S600被初始化后的状态。

[0204] 主机150在结束了步骤S630的处理之后，若由用户操作主机150的输入装置并输入表示CPU163未与设备100相连接的意思的通知信号(步骤S640：是)，则通过CPU163将供应给链路控制器172和物理层PHY171的电源断开，并结束该主机侧处理。

[0205] 主机150在结束步骤S630的处理结束之后，如果没有输入表示CPU163未与设备100相连接的意思的通知信号(步骤S640：是)，则再次返回到步骤S610，执行步骤S610以后的处理。

[0206] <设备侧初始化协议处理>

[0207] 设备侧初始化协议处理是设备100成为可以利用差动信号与主机150进行包通信的状态所需的处理。

[0208] 图7是设备侧初始化协议处理的流程图。图8是设备侧初始化协议处理的时序图。

[0209] 设备侧初始化协议处理是随着设备100成为待机模式而开始的。

[0210] 设备100成为待机模式后，等待从D0+端子109和D0-端子110输入差动Low信号(步骤S700)。

[0211] 当从D0+端子109和D0-端子110输入差动Low信号后(图8的时间T11)，检测电路126检测到已输入了差动信号，输出接收使能信号(步骤S705：时刻T12)。

[0212] 当输入接收使能信号后，差动时钟输入电路127和差动数据输入电路128成为启动状态(步骤S710)。差动时钟输入电路127开始接收差动基准时钟信号，差动数据输入电路128开始接收差动Low信号(步骤S715)。

[0213] 链路控制器122开始接收使能信号的基准时钟后，输出使能模式信号和激活信号(步骤S720)，PLL电路124被启动。以后，差动时钟输入电路127的状态为，不依赖于来自检测电路126的接收使能信号，而是通过使能模式信号继续接收基准时钟信号。

[0214] 另一方面，链路控制器122将使能信号输出到差动数据输出电路129后为启动状态，从差动数据输出电路129向D1+端子111和D1-端子112输出差动Low信号(步骤S725：时刻T13)。

[0215] PLL电路124即使被启动后也暂时处于振荡不稳定的状态(PLL124的振荡等待状态：步骤S730)，之后振荡稳定后成为锁定状态后(步骤S735)，通过向链路控制器122输出锁定信号，来通知已成为锁定状态的情况。

[0216] 链路控制器122接收到锁定信号后，等待从D0+端子109和D0-端子110输入差动同步信号(步骤S740)。

[0217] 从D0+端子109和D0-端子110输入差动同步信号后，链路控制器122从差动数据输出电路129向D1+端子111和D1-端子112输出差动同步信号(步骤S745：时刻T14)，并等待从D0+端子109和D0-端子110输入差动Low信号(步骤S750)。

[0218] 差动数据输入电路128接收到从D0+端子109和D0-端子110所输入的差动Low信号后(时刻T15)，链路控制器122利用差动数据输出电路129从D1+端子111和D1-端子112输出了规定周期的差动Low信号之后，停止对差动数据输出电路129输出的使能信号，使差动数据输出电路129为停止状态(步骤S755：时刻T16)。

[0219] 另一方面，当未从D0+端子109和D0-端子110输入差动Low信号后，检测电路126停止接收使能信号的输出(步骤S760)。

[0220] 当接收使能信号的输出被停止后，差动数据输入电路128为停止状态。

[0221] 当步骤S755的处理和步骤S760的处理结束后，设备侧初始化协议处理也结束。

[0222] 即使设备侧初始化协议处理结束了，链路控制器122仍继续输出使能模式信号和激活信号，因此差动时钟输入电路127继续接收差动基准时钟信号，PLL电路124继续振荡状态。

[0223] <主机侧初始化协议处理>

[0224] 主机侧初始化协议处理是主机150将设备100设定为可以进行通信的状态的处理。

[0225] 图9是主机侧初始化协议处理的流程图。图10是在主机侧初始化协议处理中，利用单端信号进行主机侧初始化协议处理时的时序图。

[0226] 主机侧初始化协议处理通过对链路控制器172和物理层PHY171进行初始化而开始其处理。

[0227] 若链路控制器172和物理层PHY171被初始化，并成为主机侧差动接口电路170被正确启动后的状态后(重复步骤S900：否，直到步骤S900为是)，链路控制器172向数据变换电路173输出逻辑值“0”，向差动时钟输出电路177输出使能信号后成为启动状态，向差动数据输出电路178输出使能模式信号后成为启动状态。

[0228] 差动时钟输出电路177成为启动状态后，利用时钟发生器所输入的150MHz的时钟信号来生成150MHz的差动基准时钟信号，并输出到DAT0/RCLK+端子157和DAT1/RCLK-端子158，差动数据输出电路17成为启动状态后，将与所输入的逻辑值“0”相对应的差动Low信号输出到D0+端子159和D0-端子160(步骤S910)。

[0229] 另一方面，链路控制器172判断在将使能信号输出到差动数据输出电路178后，在规定时间t1(例如200μs)以内是否已从D1+端子161和D1-端子162输入了差动Low信号(步骤S920)。

[0230] 在步骤S920的处理中，当在规定时间t1(例如200μs)以内输入了差动Low信号时(步骤S920：是)，链路控制器172利用差动数据输出电路178从D0+端子159和D0-端子160反复输出差动同步信号(步骤S930)，并等待从D1+端子161和D1-端子162输入差动同步信号(步骤S940)。

[0231] 当差动数据输入电路179接收到从D1+端子161和D1-端子162输入的差动同步信号后，链路控制器172利用差动数据输出电路178从D0+端子159和D0-端子160输出规定周期的差动Low信号后，使差动数据输出电路178为停止状态，并停止差动信号的输出(步骤S950)。

[0232] 链路控制器172通过将差动数据输出电路178设为停止状态，并停止差动信号的输出，从而结束主机侧初始化协议的处理。

[0233] 这时候，即使主机侧初始化协议处理结束，差动时钟输出电路177仍继续输出差动基准时钟信号。

[0234] 在步骤S920的处理中，当在规定时间t1(例如200μs)以内未输入差动Low信号时(步骤S920：否)，链路控制器172使差动时钟输出电路177为停止状态而停止差动基准时钟信号的输出，并使差动数据输出电路178为停止状态而停止差动Low信号的输出(步骤S960)。

[0235] 在步骤S920的处理中，作为认为在规定时间t1(例如200μs)以内未输入差动Low信号的情况的例子，认为是以下情况：在用于接收发送设备100的差动信号的电路发生故障的情况、在设备100和主机150由于设备100的端子和主机150的端子之间接触不良等原因而不能利用差动信号进行准确地通信的情况、插入到连接器200中的设备不是设备100而是未搭载有用于进行差动信号的收发的电路的设备的情况等。

[0236] 当步骤S960的处理结束后，链路控制器172通过总线166将表示使用了差动信号的通信未正确进行的意思的信号输出到数据处理电路192。

[0237] 数据处理电路192接收到表示使用了差动信号的通信未正确进行的意思的信号后，使用单端信号来与数据处理电路142进行通信，并将设备100初始化(步骤S970：图10的时刻T21～时刻T22之间)。

[0238] 当设备100被初始化后，主机侧初始化协议处理结束。

[0239] 这时，使用单端信号来进行之后的设备100和主机150的通信。

[0240] <包发送处理>

[0241] 包发送处理是指利用差动信号由主机150向设备100或由设备100向主机150发送包的处理。

[0242] 这里，对利用差动信号由主机150向设备100发送包的情况进行说明，利用差动信号由设备100向主机150发送包信号的情况的处理是相同的。

[0243] 图11是包发送处理的流程图。图12是包发送处理的时序图。

[0244] 主机150的链路控制器172在利用差动信号进行将包发送给设备100的处理时，首先利用差动数据输出电路178从D0+端子159和D0-端子160输出规定周期的差动Low信号(步骤S1100：图12的时刻T31)。

[0245] 当从设备100的D0+端子109和D0-端子110输入差动Low信号后，检测电路126检测到已输入差动Low信号并输出接收使能信号，差动数据输入电路128成为启动状态(步骤S1110)，开始接收差动Low信号。

[0246] 主机150的链路控制器172输出规定周期的差动Low信号后，利用差动数据输出电路178从D0+端子159和D0-端子160例如连续10次输出的差动同步信号(步骤S1120：时刻T32)。

[0247] 设备100的链路控制器122通过差动数据输入电路128接收差动同步信号。

[0248] 步骤S1120的处理结束后，主机150的链路控制器172利用差动数据输出电路178从D0+端子159和D0-端子160输出由差动信号组成的包(步骤S1130：时刻T33)。

[0249] 设备100的链路控制器122通过差动数据输入电路128接收包。

[0250] 步骤S1130的处理结束后，主机150的链路控制器172利用差动数据输出电路178从D0+端子159和D0-端子160输出规定周期的差动Low信号(步骤S1140：时刻T34)。

[0251] 设备100的链路控制器122通过差动数据输入电路128接收到差动Low信号后，使差动数据输出电路178为停止状态，并停止从D0+端子159和D0-端子160输出差动信号(步骤S1150：时刻T35)。

[0252] 当未从D0+端子109和D0-端子110输入差动信号时，检测电路126未检测到差动信号，停止接收使能信号的输出，差动数据输入电路128为停止状态，结束包发送处理。

[0253] <主机侧待机模式转移处理>

[0254] 主机侧待机模式转移处理是主机150与设备100进行通信，并使设备100转移为待机模式的处理。

[0255] 图13是主机侧待机模式转移处理的流程图。

[0256] 主机侧待机模式转移处理开始后，主机150将使设备100为待机模式的意思的命令(以下称为待机命令)作为包发送给设备100(步骤S1300)。待机命令的发送是由上述的包发送处理来实现的。

[0257] 主机150从设备100接收到表示已接收到待机命令的意思的命令(以下称为回复命令)后(步骤S1310)，进行待机，直到发送待机命令后经过规定时间t2(例如200μs)，且从检测电路176不输出接收使能信号为止(步骤S1320)。

[0258] 当步骤S1320的处理结束后，主机150使链路控制器172和物理层PHY171返回到刚进行电源接通复位且初始化之后的状态(步骤S1330)，并停止由差动时钟输出电路177输出差动基准时钟信号(步骤S1340)。

[0259] 主机150停止了从差动时钟输出电路177输出差动基准时钟信号后，结束主机侧待机模式转移处理。

[0260] <设备侧待机模式转移处理>

[0261] 设备侧待机模式转移处理是指设备100从主机150接收待机命令，并使本机为待机模式的处理。

[0262] 图14是设备侧待机模式转移处理的流程图。

[0263] 设备侧待机模式转移处理是通过设备100接收由主机150发送的待机命令而开始的。

[0264] 设备100接收到由主机150发送的待机命令后(步骤S1400)，将表示接收了待机命令的意思的命令(以下称为回复命令)发送给主机150(步骤S1410)。回复命令的发送是通过上述的包发送处理而实现的。

[0265] 步骤S1410的处理结束后，设备100进行待机，直到从检测电路126不输出接收使能信号为止(步骤S1420)。

[0266] 步骤S1420的处理结束后，设备100使链路控制器122和物理层PHY121为刚刚被电源接通复位且初始化之后的状态即待机模式模式(步骤S1430)。

[0267] 在步骤S1430的处理中，链路控制器122停止使能模式信号的输出和激活信号的输出。

[0268] 步骤S1430的处理结束后，设备100停止接收由主机150供应的差动基准时钟信号(步骤S1440)，并结束设备侧待机模式转移处理。

[0269] 这里，设备100需要在规定时刻t2(例如200μs)以内执行以下处理，即从向主机150发送回复命令之后(步骤S1410)，直到停止接收由主机150提供的差动基准时钟信号(步骤S1440)的处理。

[0270] 其原因是，若设备100未接收到差动基准时钟信号，就不能执行步骤S1430的处理和步骤S1440的处理。

[0271] 反过来说，为了使设备100正常地执行步骤S1430的处理和步骤S1440的处理，主机150需要在步骤S1320(参照图13)待机规定时刻t2(例如200μs)。

[0272] <总结>

[0273] 根据包括设备100和主机150的上述系统，通过控制差动数据输入电路128通过差动信号的接收专用端子对(D0+端子109、D0-端子110)而从主机150输入的差动信号，从而控制其启动，在被启动后，通过由链路控制器122所输出的使能模式信号来维持启动状态，其中，所述差动数据输入电路128与兼用差动信号的接收端子和单端信号的发送接收端子的端子对(DAT0/RCLK+端子107、DAT1/RCLK-端子108)相连接。

[0274] 当链路控制器122在输出使能模式信号时接收到待机命令，等待检测电路126不检测差动信号的输入，并停止使能模式信号的输出。

[0275] 另外，通过初始化协议处理，PLL电路124暂时成为稳定地振荡的状态，之后，PLL电路124继续进行振荡直到通过待机模式转移处理来停止动作为止。因此，设备100没有必要在每次进行通信时等待PLL电路124的振荡。

[0276] <变形例>

[0277] <概要>

[0278] 下面，作为本发明的接口电路的实施方式之一，对实施方式涉及的包括设备100和主机150的系统的一部分进行变形后的变形系统中所利用的接口电路进行说明。

[0279] 在实施方式中对以下例子进行了说明，即在输出差动信号的差动信号输出电路的每个差动信号输出电路在从使能信号输入端子en没有输入使能信号期间，从数据输出端子out0和数据输出端子out1继续输出VSS电位的信号，但是在变形例中的例子为，在输出差动信号的差动信号输出电路的每个差动信号输出电路在从使能信号输入端子en没有输入使能信号期间，数据输出端子out0和数据输出端子out1为高阻抗状态。

[0280] 下面参照附图，以和实施方式的接口电路的不同点为中心对本变形例的接口电路的构成进行说明。

[0281] <构成>

[0282] 图15是设备900和主机950的电路图。

[0283] 设备900根据实施方式的设备100，将差动数据输出电路129变更为差动数据电路928，在与D1+端子111相连的配线上追加连接上拉电阻911，在与D1-端子112相连的配线上追加连接上拉电阻912。

[0284] 随着这些变更以及追加，作为经这些变更以及追加之后的电路的上位阶层的物理层PHY121变更为物理层PHY921，设备侧差动接口电路120变更为设备侧差动接口电路920，设备侧接口电路101变更为设备侧接口电路901。

[0285] 差动数据输出电路929是由实施方式中的差动数据输出电路129的功能的一部分进行了变形后而得到的，除了差动数据输出电路129的功能1以外，还具有以下功能。

[0286] 变形功能2：在从使能信号输入端子en没有使能信号输入的期间成为停止状态，使数据输出端子out0的输出和数据输出端子out1的输出为高阻抗状态。

[0287] 上拉电阻911、上拉电阻912是为了不使其各自对应的配线成为高阻抗状态而将电位上拉到VDD电位(例如3.3V)的电阻，其电阻值例如为50kΩ。

[0288] 主机950从实施方式中的主机150将差动时钟输出电路177变更为差动时钟输出电路977，将差动数据输出电路178变更为差动数据输出电路978，在与D0+端子159相连的配线上追加连接上拉电阻903，在与D0-端子160相连的配线上追加连接上拉电阻904。

[0289] 随着这些变更以及追加，作为经这些变更以及追加之后的电路的上位阶层的物理层PHY171变更为物理层PHY971，主机侧差动接口电路170变更为主机侧差动接口电路970，主机侧单端接口电路190变更为主机侧单端接口电路990，主机侧接口电路151变更为设备侧接口电路951。

[0290] 差动时钟输出电路977是具有和差动数据输出电路929相同的电路结构和特征的电路。

[0291] 差动数据输出电路978是具有和差动数据输出电路929相同的电路结构和特征的电路。

[0292] <差动信号>

[0293] 下面利用附图对上述设备900和主机950之间的通信所使用的差动信号进行说明。

[0294] 图16是作为设备900和主机950之间的通信所使用的差动信号一个例子的、于差动数据输出电路978所输出的差动信号的时序图。

[0295] 如图16所示，设备100和主机150之间的通信所使用的差动信号是在一条信号线的电位为0V时另一条信号线的电位为400mV的、振幅为400mV的差动信号。

[0296] 另外，当差动数据输出电路978的输出为高阻抗状态期间，D0+端子159和D0-端子160分别通过上拉电阻被上拉到VDD电位(例如3.3V)。

[0297] 在时刻T1之前，差动数据输出电路978的使能信号为逻辑值“0”，因此，差动数据输出电路178为停止状态，D0+端子159和D0-端子160这两个端子通过上拉电阻被上拉到VDD电位(例如3.3V)。

[0298] 在时刻T1，当差动数据输出电路978的使能信号从逻辑值“0”变为逻辑值“1”后，差动数据输出电路978从停止状态变为启动状态，输入信号是逻辑值“0”，所以开始输出D0+端子159为0V，D0-端子160为400mV的差动Low信号。

[0299] 差动数据输出电路178成为启动状态后，以1500MHz的工作频率进行工作，在输入逻辑值“0”的期间，继续输出差动Low信号。

[0300] 在时刻T2，当开始向差动数据输出电路178输入由规定周期数所组成的同步信号后，差动数据输出电路178开始输出差动同步信号。

[0301] 在时刻T3，当开始向差动输出电路178输入包信号后，差动数据输出电路178开始输出差动包信号。

[0302] 在时刻T4，当差动数据输出电路178的输入信号为逻辑值“0”后，差动数据输出电路178开始输出例如D0+端子159为0V、D0-端子160为400mV的差动Low信号。

[0303] 在时刻T5，当差动数据输出电路178的使能信号由逻辑值“1”变为逻辑值“0”后，差动数据输出电路178从启动状态变为停止状态，D0+端子159和D0-端子160这两个端子通过上拉电阻被上拉到VDD电位(例如1.8V)。

[0304] <动作>

[0305] 包括设备900和主机950的变形系统进行的处理和实施方式中的包括设备100和主机159的系统的处理相同。

[0306] 因此，这里省略对包括设备900和主机950的变形系统的动作的说明。

[0307] <补充>

[0308] 以上，作为本发明的接口电路的一个实施方式，利用实施方式、变形例对作为通信方式支持单端方式和差动方式这两种方式的接口电路进行了说明，但也可以进行以下变形，本发明当然不限于所述实施方式所表示的接口电路。

[0309] (1)在实施方式中，对设备100为内存卡的情况进行了说明，但只要是具有和设备侧接口电路101同等功能的电路即可，无需一定是内存卡。例如考虑具有RF(Radio Frequency：射频)接收器等的WLAN(Wireless Local Area Network：无线局域网络)设备等。

[0310] (2)在实施方式中，对主机150为个人计算机的情况进行了说明，但只要具有有和主机侧接口电路151同等功能的电路即可，无需一定是个人计算机。

[0311] 例如考虑蓝光录像机等AV(Audio Visual：视听)设备、移动电话等。

[0312] (3)在实施方式中，对PLL电路124和PLL电路174输出为输入时钟信号的10倍的输出时钟信号的情况进行了说明，但只要具有将时钟发生器181所生成的时钟频率变换为通信所利用的差动信号的工作频率的功能即可，无需一定输出10倍的输出时钟信号，例如也可以是30倍等。

[0313] (4)在实施方式中，对时钟发生器181对PLL电路174输出频率为150MHz的时钟信号的情况进行了说明，但只要通过PLL电路174倍增后的时钟信号的频率成为通信所使用的差动信号的工作频率即可，无需一定输出150MHz的时钟信号，例如也可以输出50MHz的时钟信号。

[0314] (5)在实施方式中，对通信所使用的差动信号的振幅为400mV的情况进行了说明，但只要设备100和主机150在通信中能够利用即可，振幅无需一定是400mV，例如也可以是200mV、800mV等。

[0315] (6)在实施方式中，对数据变换电路123以8b/10b方式进行编码或解码的情况进行了说明，但只要是用于提高通信所使用的差动信号的品质的编码或解码方式即可，无需一定以8b/10b方式进行编码或解码，例如，也可以以64b/66b方式进行编码或解码。

[0316] 进一步，也可以考虑无需一定进行编码本身的情况。

[0317] (7)在实施方式中，对设备100被供应电位差3.3V电力的情况进行了说明，但只要是设备100能够正常工作的电位差即可，电位差无需一定3.3V，例如也可以是1.8V。另外，也可以是，独立设置单端接口用的电源端子和差动接口用的电源端子，并且例如对单端接口独立供应3.3V，而对差动接口独立供应1.8V。

[0318] (8)在实施方式中，对主机侧处理通过用户输入表示设备100已与CPU163相连接的意思的通知信号而开始的情况进行了说明，但只要通过检测到设备100已与主机150相连接而开始即可，无需一定通过由用户输入表示设备100已与主机150相连接的意思的命令而开始。

[0319] 例如，也可以是，连接器200具有能够检测到设备100已被插入的传感器，主机侧处理通过利用该传感器检测到设备100以插入到连接器200中，从而开始该处理。

[0320] (9)在变形例中，检测电路126采用当输入端子对的电位差为阈值(这里为200mV)以上时输出接收使能信号的电路，但只要能够检测到差动信号被输入到输入端子对并输出接收使能信号即可，无需一定是在输入端子对的电位差为阈值(这里为200mV)以上时输出接收使能信号的电路。

[0321] 例如，可以考虑图17所示的检测电路1700等。

[0322] 检测电路1700包括电平判定电路1701、电平判定电路1702和二输入逻辑与非电路1703，并具备2个输入端子和1个输出端子。

[0323] 电平判定电路1701和电平判定电路1702分别为在输入上拉电位(例如3.3V)和差动信号的最大电位(例如400mV)之间的规定电位(例如1.35V)以上的信号后，输出逻辑值“1”，在输入小于规定电位(例如1.35V)的信号后，输出逻辑值“0”的电路。

[0324] 该检测电路1700在2个输入端子分别为上拉电位(例如1.8V)时，输出逻辑值“0”，而当2个输入端子中的至少一个输入端子的电位比差动信号的最大电位(例如400mV)低时，输出逻辑值“1”。

[0325] 因此，代替变形例中的检测电路126，可以利用该检测电路1700作为检测出对输入端子输入差动信号并输出接收使能信号的电路。

[0326] (10)在实施方式中，当差动数据输出电路129为停止状态后，通过内置的下拉电路使数据输出端子out0和数据输出端子out1的电位为VSS电位，但只要是当差动数据输出电路129为停止状态后，D1+端子111的电位和D1-端子112的电位为VSS电位的结构即可，无需一定通过内置的下拉电路来使数据输出端子out0和数据输出端子out1的电位为VSS电位。

[0327] 例如，差动数据输出电路129可以是在成为停止状态后，数据输出端子out0和数据输出端子out1成为高阻抗状态的结构，也可以是在D1+端子111和D1-端子112上分别连接有差动数据输出电路129的外部下拉电阻的结构。

[0328] (11)下面，进一步对本发明一个实施方式的接口电路的结构及其变形例和各种效果进行说明。

[0329] (a)本发明的一个实施方式中的接口电路的特征在于，具备：第1输入端子，通过传输单端信号和差动信号的外部第1传输路径来输入信号；第2输入端子，通过传输差动信号的外部第2传输路径来输入信号；单端信号接收器和差动信号接收器，通过线路与所述第1输入端子连接，并联地供应由所述第1端子所输入的信号；检测电路，通过线路与所述第2输入端子连接，并检测由所述第2输入端子输入了差动信号；以及控制器，当通过所述检测电路检测到由所述第2输入端子输入的差动信号后，开始向所述差动信号接收器继续输出使能信号，当所述检测电路在所述差动信号接收器为停止状态时检测到所述差动信号的输入后，启动所述差动信号接收器，所述差动信号接收器在输入所述使能信号期间，继续被启动的状态。

[0330] 通过具备上述结构的本发明的接口电路，差动信号接收器在输入使能信号期间，继续被启动的状态。

[0331] 因此，可以将差动信号接收器在非期望的时刻而停止的可能性抑制得较低。

[0332] 图18是上述变形例的接口电路1800的电路图。

[0333] 如图18所示，接口电路1800包括第1输入端子1810、第2输入端子1820、单端信号接收器1830、差动信号接收器1850、检测电路1840以及控制器1860，其中，所述第1输入端子1810包括输入口A1811和输入口B1812，所述第2输入端子1820包括输入口C1821和输入口D1822。

[0334] 第1输入端子1810通过传输单端信号和差动信号的第1传输路径1891来输入信号。

[0335] 第2输入端子1820通过传输差动信号的第2传输路径1892来输入信号。

[0336] 单端信号接收器1830和差动信号接收器1850通过线路与第1输入端子1810相连接，并联地供应由所述第1输入端子1810所输入的信号。

[0337] 检测电路1840通过线路与第2输入端子1820连接，检测从第2输入端子1820输入了差动信号的情况，当在差动信号接收器1850为停止状态时检测差动信号的输入后，启动差动信号接收器1850。

[0338] 控制器1860在通过检测电路1840检测到差动信号后，将使能信号输出给差动信号接收器1850。

[0339] 差动信号接收器1850在从控制器1860输入使能信号期间继续启动状态。

[0340] 作为一个例子，单端信号接收器1830通过1组CMOS缓冲器而实现。

[0341] 作为一个例子，检测电路1840作为实施方式的检测电路126(参照图1)而实现。

[0342] 作为一个例子，差动信号接收器1850包括实施方式中的逻辑或电路125和实施方式中的差动时钟输入电路127，逻辑或电路125的输出通过与差动时钟输入电路127的使能信号输入端子en相连接而实现。

[0343] (b)另外，也可以是，所述差动信号接收器在启动时被输入差动时钟信号后，生成并输出和该差动时钟信号的频率相同的单端信号即时钟信号；该接口电路具备：时钟变换电路，当输入由所述差动信号接收器所输出的第1时钟信号后，生成并输出比该第1时钟信号的频率要高的第2时钟信号；差动数据信号接收器，通过线路与所述第2输入端子连接，接收从所述第2输入端子所输入的信号；以及差动信号驱动器，当不是停止状态时将和第2时钟信号同步的差动信号输出到外部的第3传输路径，所述检测电路在所述差动信号接收器为停止状态时检测到所述差动信号的输入后，启动所述差动信号接收器，在所述差动信号接收器启动的状态时未检测到所述差动信号的输入时，停止所述差动信号接收器，所述差动信号驱动器在停止状态中为输出是高阻抗的状态。

[0344] 这样，通过控制从第2输入端子所输入的差动信号，可以继续维持差动信号接收器的启动状态，而且可以使差动数据信号接收器为停止状态。

[0345] (c)另外，也可以是，具备状态维持电路，使所述差动信号驱动器为停止状态时的所述第3传输路径的电位为接地电位，所述检测电路在所述第2输入端子所输入的信号的振幅达到规定电位以上时进行所述差动信号的检测。

[0346] 这样，通过检查出第3传输路径的电位未维持在接地电位，可以知道差动信号驱动器未处于停止状态。

[0347] (d)另外，也可以是，具备状态维持电路，使所述差动信号驱动器为停止状态时的所述第3传输路径的电位为比接地电位高的第1规定电位，所述检测电路在所述第2输入端子所输入的信号的电位达到比接地电位高且为低于所述第1规定电位的第2规定电位以下时进行所述差动信号的检测。

[0348] 这样，通过检查处出第3传输路径的电位未维持在第1规定电位，可以知道差动信号驱动器未处于停止状态。

[0349] (e)另外，也可以是和外部的主机侧接口电路进行通信的接口电路，所述主机侧接口电路具备：主机侧差动时钟信号驱动器，将差动时钟信号输出到所述第1传输路径；主机侧差动数据信号驱动器，将差动信号输出到所述第2传输路径；主机侧差动数据信号接收器，接收在所述第3传输路径上传输的差动信号；以及主机侧控制器，使所述主机侧差动数据信号驱动器输出由第1规定差动信号组成的待机信号；所述主机侧控制器在所述主机侧差动时钟信号驱动器输出差动时钟信号的情况下使所述主机侧差动数据信号驱动器输出所述待机信号时，所述主机侧差动数据信号接收器接收到由第2规定差动信号所组成的、对所述待机信号的回复信号后，在从所述主机侧差动数据信号接收器接收到所述回复信号后经过规定时间之后，使所述主机侧差动时钟信号驱动器停止输出差动时钟信号。

[0350] 这样，在从第2传输路径输入了待机信号的情况下，限于在差动信号驱动器输出回复信号时从第1传输路径输入的差动时钟信号被停止。

[0351] (f)另外，也可以是，在输出所述使能信号的情况下，在对处于启动状态的所述差动数据信号接收器输入所述待机信号时，当所述检测电路未检测到所述差动信号的输入后，所述控制器使所述差动信号驱动器输出所述回复信号，并在使所述差动信号驱动器输出所述回复信号后的所述规定时间内，停止所述使能信号的输出。

[0352] 这样，在从第2传输路径输入了待机信号的情况下，限于检测电路未有检测到差动信号的输入时，差动信号驱动器输出回复信号，控制器使运使能信号的输出停止。

[0353] 工业实用性

[0354] 本发明可以广泛地用于具备利用差动信号进行通信的接口电路的机器中。

[0355] 标号说明

[0356] 100设备

[0357] 101设备侧接口电路

[0358] 120设备侧差动接口电路

[0359] 121物理层PHY

[0360] 122链路控制器

[0361] 123数据变换电路

[0362] 124PLL电路

[0363] 125逻辑或电路

[0364] 126检测电路

[0365] 127差动时钟输入电路

[0366] 128差动数据输入电路

[0367] 129差动数据输出电路

[0368] 140设备侧单端接口电路

[0369] 141缓冲电路

[0370] 142数据处理电路

[0371] 150主机

[0372] 151主机侧接口电路

[0373] 170主机侧差动接口电路

[0374] 171物理层PHY

[0375] 172链路控制器

[0376] 173数据变换电路

[0377] 174PLL电路

[0378] 176检测电路

[0379] 177差动时钟输出电路

[0380] 178差动数据输出电路

[0381] 179差动数据输入电路

[0382] 181时钟发生器

[0383] 190设备侧单端接口电路

[0384] 191缓冲电路

[0385] 192数据处理电路

标题	发布/更新时间	阅读量
用于运行人机接口的方法以及人机接口-专利编号CN110045815A	2020-05-11	669
接口-专利编号CN101242925B	2020-05-11	578
接口-专利编号CN102027459A	2020-05-12	323
接口-专利编号CN101242925A	2020-05-12	1091
用于运行人机接口的方法以及人机接口-专利编号CN110058773A	2020-05-11	752
模块接口-专利编号CN106450984B	2020-05-13	342
接口-专利编号CN102027459B	2020-05-13	1130
接口-专利编号CN1343413A	2020-05-12	881
用于运行人机接口的方法以及人机接口-专利编号CN110235094A	2020-05-11	1144
接口-专利编号CN100354812C	2020-05-13	259

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