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接口电路

阅读：1213发布：2020-05-16

IPRDB可以提供接口电路专利检索，专利查询，专利分析的服务。并且本公开描述了一种用于总线接口电路的方法。根据实施例，所述方法包括：通过将第一符号指派给第一数据流下降的边缘和上升的边沿，将第一数据流编码；并且通过将第二符号指派给另外的数据流的边沿或者电平，将另外的数据流编码。由第一符号和第二符号构建符号序列，其中所述符号序列被构建为使得第一符号相对于所属的第一数据流的边沿始终以相同的值延迟。此外，所述方法包括通过电气隔离的构件传输符号序列，并且将通过该电气隔离的构件传输的符号序列解码，以便重构第一数据流和另外的数据流。，下面是接口电路专利的具体信息内容。

权利要求

1.一种接口电路，包括：

电气隔离的构件(210、211)；

编码电路(202、204)，所述编码电路被构造用于：

接收第一数据流(DLDAT1、ULDAT1)以及至少一个另外的数据流(DLDAT2、ULDAT2；

REGDAT)，

通过将第一符号(S1、S1'；SOF1、SOF2)指派给所述第一数据流(DLDAT1、ULDAT1)的下降的边沿和上升的边沿，将所述第一数据流(DLDAT1、ULDAT1)编码，通过将第二符号(S2、S2'、0、1)指派给至少一个另外的数据流的边沿或者电平，将所述至少一个另外的数据流(DLDAT2、ULDAT2；REGDAT)编码，由所述第一符号(S1、S1'；SOF1、SOF2)和所述第二符号(S2、S2'、0、1)构建符号序列(iCT)，并且将所述符号序列提供给所述电气隔离的构件(210、211)；

解码电路(203、205)，所述解码电路通过所述电气隔离的构件(210、211)与所述编码电路(202、204)耦合，以便由所述解码电路接收所述符号序列(iCT)，并且所述解码电路被构造用于：将所述符号序列(iCT)解码，并且由此重构所述第一数据流(DLDAT1、ULDAT1)和所述至少一个另外的数据流(DLDAT2、ULDAT2；REGDAT)；

其中所述编码电路(202、204)被构造用于构建所述符号序列(iCT)，使得所述第一符号(S1、S1'；SOF1、SOF2)相对于所属的所述第一数据流(DLDAT1、ULDAT1)的边沿始终以相同的值延迟。

2.根据权利要求1所述的接口电路，

其中所述符号序列(iCT)包含由符号构成的多个帧，并且其中所述编码电路(202、204)具有帧构建单元(63)，所述帧构建单元被构造用于由符号构建所述帧，其中每个帧具有第一符号(SOF1、SOF2)作为起始符号以及至少一个第二符号(0、1)。

3.根据权利要求2所述的接口电路，

其中所述帧构建单元(63)被构造用于产生新的帧，作为对所述第一数据流(DLDAT1、ULDAT1)的边沿的响应。

4.根据权利要求2所述的接口电路，

其中所述帧构建单元(63)被构造用于产生新的帧，作为对所述第一数据流(DLDAT1、ULDAT1)的边沿的响应，其中所述新的帧相对于所述第一数据流(DLDAT1、ULDAT1)的相应的边沿具有延迟，所述延迟与符号的长度相同或者长于符号的长度。

5.根据权利要求3或4所述的接口电路，

其中所述帧构建单元(63)被构造用于产生新的帧，也作为对定时信号和/或所述至少一个另外的数据流(DLDAT2、ULDAT2；REGDAT)的电平改变的响应，并且中断产生所述新的帧，作为对所述第一数据流(DLDAT1、ULDAT1)的边沿的响应。

6.根据权利要求1所述的接口电路，

其中所述编码电路(202、204)具有第一编码单元(53)，所述第一编码单元被构造用于产生第一符号(S1、S1')，作为对所述第一数据流(DLDAT1、ULDAT1)的边沿的响应，所述第一符号相对于所述边沿延迟符号的长度或者更长；并且其中所述编码电路(202、204)具有第二编码单元(55)，所述第二编码单元被构造用于产生第二符号(S2、S2')，作为对至少一个第二数据流(DLDAT2、ULDAT2)的边沿的响应，所述第二符号相对于所述边沿延迟可调节的延迟时间。

7.根据权利要求6所述的接口电路，

其中所述编码电路(202、204)具有延迟单元(54)，所述延迟单元确定可调节的延迟时间，其中所述延迟单元(54)暂时地将所述可调节的延迟时间设定为两个符号长度的值或更多，作为对所述第一数据流(DLDAT1、ULDAT1)的边沿的响应。

8.根据权利要求1所述的接口电路，

其中所述第一数据流根据传输协议被格式化；并且

其中所述编码电路(202、204)被构造用于构建所述符号序列(iCT)，使得当根据所述传输协议在所述第一数据流中不会出现边沿时，所述第二符号仅通过所述电气隔离的构件(210、211)来传输。

9.根据权利要求8所述的接口电路，

其中所述第一符号的延迟的值近似为零。

10.根据权利要求1所述的接口电路，

其中所述第一数据流(DLDAT1、ULDAT1)同步至时钟信号(CLKR)，所述时钟信号具有时钟周期；并且其中所述编码电路(202、204)被构造用于产生第一符号(S1、S1')，作为对所述第一数据流(DLDAT1、ULDAT1)的边沿的响应，并且接着在一个时钟周期到期前的采样时间点上产生第二符号，所述第二符号代表在所述采样时间点上所述至少一个另外的数据流(DLDAT2、ULDAT2)的电平。

11.根据权利要求10所述的接口电路，

其中所述编码电路(202、204)还被构造用于基于所述第一数据流重构所述时钟信号(CLKR)。

12.一种方法，包括：

通过将第一符号(S1、S1'；SOF1、SOF2)指派给第一数据流(DLDAT1、ULDAT1)的下降的边沿和上升的边沿，将所述第一数据流(DLDAT1、ULDAT1)编码；

通过将第二符号(S2、S2'、0、1)指派给另外的数据流的边沿或者电平，将另外的数据流(DLDAT2、ULDAT2；REGDAT)编码；

由所述第一符号(S1、S1'；SOF1、SOF2)和所述第二符号(S2、S2'、0、1)构建符号序列(iCT)，其中所述符号序列(iCT)被构建为使得所述第一符号(S1、S1'；SOF1、SOF2)相对于所属的所述第一数据流(DLDAT1、ULDAT1)的边沿始终以相同的值延迟；

通过电气隔离的构件(210、211)传输所述符号序列(iCT)；

将通过所述电气隔离的构件传输的所述符号序列(iCT)解码，以用于重构所述第一数据流(DLDAT1、ULDAT1)和所述另外的数据流(DLDAT2、ULDAT2；REGDAT)。

13.根据权利要求12所述的方法，

其中所述符号序列(iCT)由具有多个符号的多个帧构建；并且其中每个帧具有第一符号(SOF1、SOF2)作为起始符号和至少一个第二符号(0、1)。

14.根据权利要求13所述的方法，

其中产生新的帧，作为对所述第一数据流(DLDAT1、ULDAT1)的边沿的响应。

15.根据权利要求13所述的方法，

其中产生新的帧，作为对所述第一数据流(DLDAT1、ULDAT1)的边沿的响应；并且其中所述新的帧相对于所述第一数据流(DLDAT1、ULDAT1)的相应的边沿具有延迟，所述延迟与符号的长度相同或者长于符号的长度。

16.根据权利要求14或15所述的方法，

其中产生新的帧，也作为对定时信号和/或所述至少一个另外的数据流(DLDAT2、ULDAT2；REGDAT)的电平改变的响应；并且其中中断产生所述新的帧，作为对所述第一数据流(DLDAT1、ULDAT1)的边沿的响应。

17.根据权利要求12所述的方法，

其中产生第一符号(S1、S1')，作为对所述第一数据流(DLDAT1、ULDAT1)的边沿的响应，所述第一符号相对于所述边沿延迟符号的长度或者更长；并且其中产生第二符号(S2、S2')，作为对至少一个第二数据流(DLDAT2、ULDAT2)的边沿的响应，所述第二符号相对于所述边沿延迟可调节的延迟时间。

18.根据权利要求17所述的方法，

其中暂时地将所述可调节的延迟时间设定为两个符号长度的值或更多，作为对所述第一数据流(DLDAT1、ULDAT1)的边沿的响应。

19.根据权利要求12所述的方法，

其中所述第一数据流(DLDAT1、ULDAT1)根据传输协议被格式化；并且其中所述符号序列(iCT)被构建为使得当根据所述传输协议在所述第一数据流中不会出现边沿时，所述第二符号仅通过所述电气隔离的构件(210、211)来传输。

20.根据权利要求19所述的方法，

其中所述第一符号的延迟的值近似为零。

21.根据权利要求12所述的方法，

其中所述第一数据流(DLDAT1、ULDAT1)同步至时钟信号(CLKR)，所述时钟信号具有时钟周期；并且其中产生第一符号(S1、S1')，作为对所述第一数据流(DLDAT1、ULDAT1)的边沿的响应，并且接着在一个时钟周期到期前的采样时间点上产生第二符号(S2、S2')，所述第二符号代表在所述采样时间点上所述至少一个另外的数据流(DLDAT2、ULDAT2)的电平。

说明书全文

接口电路

技术领域

[0001] 本公开涉及数据总线的领域，特别是用于串行总线的总线接口电路。

背景技术

[0002] 数据总线用于两个或者多个电子设备之间的数字通信。联接至总线处的设备经常标识为总线节点。一般来说“总线”的表达通常表明通信系统，所述通信系统既包括总线硬件的规格，又包括通信协议，总线节点根据所述通信协议通信。许多数据总线被标准化，其中不同的总线标准在不同的工业领域内占据优势。例如在汽车工业中(然而也在另外的工业使用领域中)经常应用CAN(Controller Area Network)、LIN(Local Interchange Network)和FlexRay。所提及的示例来自现场总线的类别。

[0003] 如果期望在通信系统中不同电源电压域(例如在汽车运用中的12V/48V)中总线节点之间的数据传输，随后在传输路径中通常设置有电气隔离。然而，电气隔离也能够出于过电压保护的目的或者由于另外的原因是有意义的，即使不使用具有不同电源电压的各种电压域。这个电气隔离例如借助构件如光电耦合器、集成的空心变压器、耦合电容等施行。这样的构件能够集成在总线接口电路中，所述总线接口电路形成了总线线路和电子设备例如微控制器之间的接口。同时，所述总线接口电路也形成了两个电源电压域之间的接口。

[0004] 已知的总线接口电路能够具有电气隔离的构件例如集成的空心变压器用于每个待传输的数据流(数字信号)。在许多运用中，在总线接口电路内部不仅经过总线待传输的数据流(上行链路数据流)和由总线接收的数据流(下行链路数据流)经过电气隔离的构件传输，而且其它的信号例如状态和诊断信号也经过电气隔离的构件传输。针对这些信号的传输使用额外的电气隔离的构件，这对集成的总线接口电路来说造成了相对来说高的芯片面积需求。

发明内容

[0005] 本公开涉及一种用于总线接口电路的方法。根据实施例，总线接口电路具有电气隔离的构件以及编码电路和解码电路，所述编码电路和解码电路通过电气隔离的构件耦合。编码电路被构造用于：接收第一数据流以及至少一个另外的数据流；通过将第一符号指派给第一数据流上升边沿和下降边沿，将第一数据流编码；并且通过将第二符号指派给至少一个另外的数据流的边沿或者电平，将至少一个另外的数据流编码。由第一符号和第二符号构建符号序列，该符号序列被提供给电气隔离的构件并且通过这个构件传输。解码电路接收所述符号序列并且被构造用于将符号序列解码，并且由此重构第一数据流和至少一个另外的数据流。在此，编码电路被构造用于构造符号序列，使得第一符号相对于所属的第一数据流的边沿始终以相同的值延迟。

[0006] 此外，本公开描述了用于总线接口电路的方法。根据实施例，该方法包括：通过将第一符号指派给第一数据流上升边沿和下降边沿，将第一数据流编码；并且通过将第二符号指派给另外的数据流的边沿或者电平，将另外的数据流编码。由第一符号和第二符号构建符号序列，其中这个符号序列被构造为使得第一符号相对于所属的第一数据流的边沿始终以相同的值延迟。该方法进一步包括：通过电气隔离的构件传输符号序列；并且将通过电气隔离的构件传输的符号序列解码，以便重构第一数据流和另外的数据流。

附图说明

[0007] 以下依据附图具体地阐释实施例。附图不一定是完全符合比例的，并且实施例不仅限于所示出的方面，而是意义在于示出基于实施例的原理。其中：

[0008] 图1示出了总线节点的示例，所述总线节点具有用于CAN总线的微控制器和总线接口电路。

[0009] 图2示出了总线接口电路中应用的传输路径的示意图，其中对于每个待传输的数据流应用电气隔离的构件。

[0010] 图3示出了在总线接口电路中应用的传输路径的示意图，其中多个数据流经过相同的电气隔离的构件传输。

[0011] 图4示出了用于CAN总线的总线接口电路的第一实施例的框图，其中两个或者更多的上行链路或者下行链路数据流经过相同的空心变压器传输。

[0012] 图5以时序图示出了在CAN协议中定义的传输空档过程中经过空心变压器的数据传输。

[0013] 图6以时序图示出了在CAN数据流位周期的中间经过空心变压器的数据传输。

[0014] 图7至图9以示范性的时序图示出了两个或者更的数据流经过空心变压器的实时数据传输原理，并且示出了通过引入确定性的延迟用于避免冲突的机理。

[0015] 图10以原理框图示出了编码电路示范性的施行方案，所述编码电路能够应用于根据图4的总线接口电路中。

[0016] 图11以时序图示范性地示出了来自图10的编码电路的功能。

[0017] 图12以时序图示范性地示出了解码电路的功能，所述解码电路将由来自图10的编码电路编码的信号解码。

[0018] 图13以原理框图示出了其它的编码电路实施例，所述编码电路能够应用于根据图4的总线接口电路中，其中低优先级数据流的状态存储在寄存器中，并且寄存器的内容连同更高优先级的数据流的状态在一帧中经过空心变压器传输。

[0019] 图14至图16以示范性的时序图示出了用于经过空心变压器实时数据传输两个或者更多数据流的另外的图示，其中多个数据流的状总合在一帧中。

[0020] 图17示出了实现不同符号的示例，用于经过空心变压器的信息传输。

[0021] 图18以示范性的时序图示出了帧传输的中断和新的帧传输的开始，其中通过引入确定性的延迟避免了不完整的符号。

[0022] 图19更详细地示出了来自图13的示范性的施行方案。

具体实施方式

[0023] 这里所描述的示例涉及用于CAN总线系统的总线接口电路。应当理解，这里所描述的方案也能够以简单的方式运用到另外的总线系统，例如LIN、Flexary或者程序过程现场总线(Process Field Bus)。因此，随后的说明不限于CAN总线系统。此外应当注意的是，这里所描述的方案不仅能够运用在汽车领域，而且能够运用到另外的工业应用中。

[0024] 图1示出了总线节点的一般性示例，具有微控制器10和用于CAN总线(总线线路30)的总线接口电路20(简称总线接口)。应当理解，所述示例是简化的示图，所述示图仅含有那个对于随后的阐述所必要的元件。微控制器10既处理经过总线传输的数据，也处理由总线接收的数据，其中数据作为串行的数据流传输，所述数据流具有对应于总线协议(例如根据ISO 11898-1:2015的CAN-FD协议)的格式。在所示出的示例中，经过总线待传输的数据流被标识为上行链路数据流ULDAT1，由总线接收的数据流被标识为下行链路数据流DLDAT1。下行链路数据流DLDAT2来源于另外的数据源，并且不经过总线线路30接收。数据流DLDAT2能够例如含有状态和诊断信息(例如低电压警告)，所述状态和诊断信息能够由总线接口20中含有的电路产生。以相同的方式，为上行链路能够例如含有状态和诊断信息，所述状态和诊断信息例如由微控制器10(或者另外的源)提供，并且应该传输进入另外的电压域中。应当理解，在一些实施例中，另外的数据流ULDAT2或者DLDAT2仅在上行链路或者说下行链路路径中传输，并且仅传输单个数据流(ULDAT1或者说DLDAT1)至另外的方向上。

[0025] 总线接口20包括电气隔离21，所述电气隔离有时也标识为电气隔离屏障(galvanic isolation barrier)。总线接口20被构造用于通过外部的触点(例如引脚TX)接收数据流ULDAT1，经过隔离屏障21传输这个数据流ULDAT1并且将其转换为对应的总线信号。在CAN总线的情形中，这个总线信号是差分的电压信号，所述电压信号在外部的触点(引脚)CANH和CANL处提供。所述触点CANH和CANL与总线线路30(例如绞合对心缆线，双绞线)连接。以相同的方式，由总线接收的数据流经过隔离屏障21传输，并且在外部的触点(例如引脚TX)处作为下行链路数据流DLDAT1提供给微控制器10。同样的，状态和诊断信息能够作为数据流/数据信号DLDAT2经过隔离屏障21传输，并且在其它外部的触点(例如引脚UV)处提供给微控制器10，所述状态和诊断信息在隔离屏障21右边的图中生成。作为可选方案，状态和诊断信息也能够作为数据流/数据信号ULDAT2传输至另外的方向上(在所示出的示例中由48V域至12V域中)。

[0026] 如同所提及的，总线接口20也能够作为两个电源电压域之间的接口。在所示出的示例中，所有隔离屏障21右边的组件经过12V电源供应供电，并且所有隔离屏障21左边的组件经过48V电源供应供电。在两个电源电压域之间不存在直接的电(电气)连接。信息仅仅经过隔离屏障21传输。对于每个待传输的数据流，隔离屏障能够具有单独的电气隔离的构件(例如空心变压器)。在所示出的示例中，隔离屏障21包含例如三个空心变压器用于传输数据流ULDAT1、DLDAT1和DLDAT2。

[0027] 图2是用于功能性地示出经过隔离屏障21的数据传输示例的示意图，所述隔离屏障位于集成的总线接口电路20内部，其中只示出了下行链路数据流。对于上行链路数据流情况是相同的，只是数据传输的方向是相反的。在所展示的示例中，在接口电路中传输了两个下行链路数据流，具有高优先级的第一数据流DLDAT1和具有低优先级的第二数据流DLDAT2。具有高优先级的数据流DLDAT1含有从总线接收的数据。这个数据流DLDAT1具有根据所应用的总线协议的格式，其中相对来说需要满足关于抖动的高要求。如同所提及的那样，具有低优先级的数据流DLDAT2能够含有状态和诊断信息。数据流DLDAT1和DLDAT2是不同步的，并且在已知的总线接口电路中经过单独的电气隔离的构件传输。只要隔离屏障21借助空心变压器施行，这样的总线接口电路就包括至少两个空心变压器用于高优先级的上行链路和下行链路数据流，以及包括额外的空心变压器用于每个另外待传输的(上行链路或者下行链路)数据流。在图1中展示的情形是三个空心变压器。

[0028] 图3是用于功能性地展示另外的、经过隔离屏障21的数据传输示例的示意图，所述隔离屏障位于集成的总线接口电路20内部。如同在图2中那样，只示出了下行链路数据流。然而与图2中不同，两个数据流DLDAT1和DLDAT2借助相同的电气隔离的构件传输。为了使这个成为可能，将待传输的数据流编码并且一起(作为一个数据流)传输。在隔离屏障21的另一个侧面上将数据流解码，由此两个数据流DLDAT1和DLDAT2再次重构。在应用这个方式时，针对下行链路数据流和上行链路数据流分别仅需要一个空心变压器用于数据传输。

[0029] 图4是用于CAN总线的总线接口电路的第一实施例的框图，其中两个或者更多上行链路或者下行链路数据流经过相同的空心变压器传输。如同所提及的，所展示的结构也能够移植到其他的总线系统上。在图4中展示的示例包括接口电路201(物理的CAN接口，CAN-PHY)，所述接口电路与外部的触点CANH和CANL连接，并且构造用于在外部的触点CANH和CANL处将接收的总线信号转换为对应的下行链路数据流DLDAT1。此外接口电路201构造用于接收上行链路数据流ULDAT1'，将这个数据流转换为对应的总线信号，所述总线信号在外部的触点CANH和CANL处提供。关于总线系统，接口电路201基本上在开放系统互联(OSI)模型内部形成了位传输层(物理层)，(因此简称为CAN PHY)。不同的接口电路施行方案是已知的并且因此不再继续阐述。

[0030] 在图4中展示的示例继续包括编码电路202和204。编码电路202构造用于接收由接口电路201产生的下行链路数据流DLDAT1以及至少一个另外的下行链路数据流DLDAT2，并且将接收的数据流借助特殊的编码整合为一个下行链路数据流。等效地，编码电路204构造用于接收在外部的触点TX处提供的上行链路数据流ULDAT1以及至少一个另外的上行链路数据流ULDAT2，并且将接收的数据流借助特殊的编码整合为一个上行链路数据流。

[0031] 根据图4的总线接口20此外包括具有空心变压器211和212的隔离屏障21，其中空心变压器211传输编码的下行链路数据流，空心变压器212传输编码的上行链路数据流。经过隔离屏障21传输的编码的上行链路和下行链路数据流提供给解码电路203或者说205。解码电路203构造用于解码经过隔离屏障21传输的下行链路数据流，并且再次重构下行链路数据流DLDAT1和DLDAT2。重构的下行链路数据流标识为DLDAT1'和DLDAT2'。重构的下行链路数据流DLDAT1'在外部的触点RX处提供。解码电路205构造用于将经过隔离屏障21传输的上行链路数据流解码，并且再次重构上行链路数据流ULDAT1和ULDAT2。重构的上行链路数据流标识为ULDAT1'和ULDAT2'。重构的上行链路数据流ULDAT1'提供给接口电路201(CAN PHY)。在此处应当注意的是，低优先级数据流ULDAT2和DLDAT2一方面能够“在芯片上”生成。在该情形中，数据流DLDAT2的来源能够例如是电路，所述电路包含在总线接口20中，例如是以下电路，所述电路产生关于物理CAN接口201的诊断和状态信号。在一些实施例中，数据流DLDAT2能够例如经过总线接口20的外部引脚接收，并且提供给编码电路204。如果低优先级的数据或者说信号应该由一个电压域(例如48V)传输至另一个电压域(例如12V)，那么这能够随后例如是有意义的。经过外部的引脚提供的、低优先级数据流ULDAT2能够例如由微控制器10产生(参照图1)。针对这里所描述的方案的运用，另外数据流ULDAT2和DLDAT2的来源是不重要的。

[0032] 数据流ULDAT1和DLDAT1包含以与总线协议对应的格式的、经过总线待传输的数据。这些数据流因此有着相对高的优先级。编码电路202和204因此能够相比另外的数据流ULDAT2和DLDAT2，优先地(也就是说具有更高优先级地)经过空心变压器211和212传输数据流ULDAT1和DLDAT1，以便对数据流ULDAT1和DLDAT1来说保持低的延迟时间和抖动。之后讨论不同的、将两个异步的数据流(例如下行链路数据流DLDAT1和DLDAT2)编码的途径，从而所述数据流能够在使用时分复用方法的情况下经过单个空心变压器(或者另外的电气隔离的构件)传输。在这种情况下，编码电路202、204自主地求取用于传输编码的数据流的时间空档。

[0033] 以下说明了用于编码和经过空心变压器传输两个或者更多数据流的三个不同的方式。所有方式考虑了以下问题，即在经过空心变压器的数据传输时应该避免以下冲突，所述冲突会造成更高优先级数据流的传输延迟。经过空心变压器(或者另外的电气隔离的构件)待传输的数据的编码如此实现，即仅编码高优先级数据流的边沿，也就是说高优先级数据流上升的和下降的边沿会指派有确定的符号。例如经过空心变压器传输第一符号，如果数据流ULDAT1的状态由显性的改变为隐性的；并且传输第二符号，如果数据流ULDAT1的状态由隐性的改变为显示的。针对数据流ULDAT2的编码使用另外的符号。所述符号组成为符号序列，并且这个符号序列经过空心变压器传输。

[0034] 借助不同的符号、经过空心变压器的传输是已知的并且因此不再详细地阐述。然而这里所说明的方式能够保证，在传输两个数据流的情况下不出现在经过空心变压器传输符号时的冲突。为此在编码电路202、204中如此构造符号序列，即指派给高优先级数据流ULDAT1或者说DLDAT1的边沿的符号相对于相应的边沿始终以相同的值(所述值也能够接近零)延迟，以避免在高优先级数据流中的抖动。在危险的冲突的情况下，将指派给低优先级数据流ULDAT2或者说DLDAT2的边沿或者逻辑电平的符号的传输延迟(也就是说如果没有延迟则必须同时传输两个符号)，由此虽然产生抖动，但是它在低优先级数据流中是不重要的。

[0035] 如同所提的，高优先级数据流(例如下行链路数据流DLDAT1)根据总线协议格式化。根据第一方式使用确定性的、在总线协议中确定的数据传输中的间隔，以便经过空心变压器传输低优先级数据流(例如下行链路数据流DLDAT2)。适应的间隔能够由协议处理器PH探测，并且告知相应的编码电路202或者说204。针对上行链路数据流ULDAT1，能够在微控制器(见图1)中施行协议处理器，所述微控制器也生成上行链路数据流。作为替代方案，也能够在总线接口20中施行协议处理器。针对下行链路数据流DLDAT1，协议处理器同样能够集成在总线接口20中，并且与总线收发器210耦合。然而，协议处理器PH不是在所有的实施例所必须的，并且因此是可选的。

[0036] 在CAN总线的情形下，总线协议规定了两帧之间的停顿，所述停顿对应于十比特的长度，其中有帧结束(EOF)场的七个隐性位和帧间空间(IFS)场的三个隐性位。在这个停顿期间，CAN总线上不传输信号，并且总线处于隐性的状态。因此在两个帧之间，高优先级数据流DLDAT1或者说ULDAT1具有这个间隔，并且这个间隔能够用于传输低优先级数据流。这个情况在图5的时序图中示出。图5上面的时序图示出了数据流ULDAT1的CAN帧的结束。数据传输的最后一位在所谓的确认场(Acknowledge(ACK-)Feld)的第一位中实现，在所述应答场后跟随一个隐性位(ACK界定位)。之后跟随有所提及的10比特长的间隔(EOF和IFS场)，在所述间隔中总线有着隐性的状态。随着EOF场的开始，低优先级数据流ULDAT2的数据传输能够例如经过空心变压器211(见图4)开始(见图5的下图)。这个数据传输应该直到IFS场的结束时结束。在示出的示例中，数据流ULDAT2在时间空档中传输，所述时间空档有着数据流ULDAT1的9比特的长度。

[0037] 另外确定性的间隙能够在CAN帧的仲裁场(Arbitration field)之后形成。在仲裁过程中，总线节点(也就是说协议处理器)决定是否传输其他的数据，或者是否停止传输。如果传输停止，则协议处理器“知道”直到接收下一个应答界定位时都没有数据发送至总线处。这个间隙也能够用于经过空心变压器212传输低优先级数据流。然而，这个方式仅对上行链路数据流有效，并且前提条件是总线通信是激活的。对于未激活的总线来说，也不能够传输具有低优先级的数据流，因为不能保证未激活的持续时间。

[0038] 根据修改的方式，数据流交错地(interleaved)经过空心变压器传输。这种情况在图6中示范性地示出。第一个(上面的)时序图显示了数据流DLDAT1的示例，所述数据流由CAN收发器(见图4)接收。基于这个数据流，发送者的时钟信号恢复(Clock Recovery)，其中在示出的示例中时钟信号CLKR与数据流DLDAT1中下降的边沿同步(见图6的第二个示意图)。时钟信号的周期对应于数据流DLDAT1中一个位的持续时间。具有低优先级的数据流DLDAT2与数据流DLDAT1是异步的(见图6的第三个示意图)。然而要同步数据流DLDAT2，办法是它大约在数据流DLDAT1的位周期中间被采样。在示出的示例中，具有低优先级的数据流DLDAT2与恢复的时钟信号CLKR上升的边沿同步采样。具有低优先级的、采样的/同步的数据信号标识为DLDAT2*(见图6的第四个示意图)。针对经过空心变压器传输数据流DLDAT1和DLDAT2*，数据流DLDAT1的边沿利用正的电流脉冲(第一符号)编码，并且数据流DLDAT2*的边沿利用负的电流脉冲(第二符号)编码。因为同步的数据流DLDAT2*的边沿始终位于数据流DLDAT1位周期的中间，在经过空心变压器(参照图4的空心变压器211)传输的情况下不会出现冲突。在最下面的示意图中示出了经过空心变压器传输的电流脉冲(也称为符号)。通过空心变压器初级端流动的电流以iCT标识。针对传输上升的和下降的边沿能够应用不同的信号(也不必然是这个情形)。信号DLDAT1和DLDAT2*的边沿同样通过应用不同的符号予以区分。不同符号的示例之后还会阐述(同样参照图11)。

[0039] 关于图6说明的方式既能够应用于传输上行链路数据流，也能够应用于传输下行链路数据流。在传输上行链路数据流的情况下，时钟信号不必由数据流ULDAT1恢复，因为所述时钟信号总归能够由协议处理器提供。时钟信号的恢复在传输下行链路数据流时是必要的。然而如同所提及的，低优先级数据流的传输可能是有问题的，如果总线通信是未激活的，因为不能保证未激活的持续时间。

[0040] 根据图7至图9中的时序图阐述了另外的方式，所述方式允许经过同样的空心变压器(参照图4的附图标记211)传输具有高优先级的第一数据流(例如数据流DLDAT1)和至少一个另外的具有低优先级的数据流DLDAT2。在这种情况下充分利用了以下事实，即经过空心变压器传输的符号的时间长度TS仅计为高优先级数据流的位长度的一部分(约10％)，所述符号代表了数字信号的边沿。为了避免冲突，高优先级数据流DLDAT1的边沿的传输以一个时间段延迟，所述时间段对应于符号长度TS。只要数据流DLDAT1的边沿不激活，所属的符号在时间TS之后经过空心变压器传输。这个传输因此在探测的边沿后2TS的时间结束。空心变压器即在高优先级数据流DLDAT1的非未激活的边沿后被占据2TS的时间段，并且不能够被用于传输另外的边沿。

[0041] 图7以时序图示出了第一数据传输，其中低优先级数据流DLDAT2的边沿在高优先级数据流DLDAT1的边沿之后超过2TS出现。图7(上边)的第一示意图显示了数据流DLDAT1上升的边沿。探测的边沿通过信号EDOUT告知，所述信号的逻辑电平作为对数据流DLDAT1中探测的边沿的响应在时间段2TS上置于“高”。也就是说，每个探测的边沿在信号EDOUT中触发脉冲，所述脉冲对应于双倍的符号长度，即2TS。这个信号EDOUT在图7的第二个示意图中示出，并且告知传输通道(也就是说空心变压器)是被占据的。然而，探测的边沿的传输首先以时间TS延迟进行，也就是说在信号EDOUT中长度为2TS的脉冲的后半部分进行。代表数据流DLDAT1的边沿的符号在图4中标识为S1(见图7的第四个示意图)。数据流DLDAT2中之后的出现的边沿(见图7的第三个示意图)通过符号S2代表，所述符号在示出的情形中没有延迟的传输。

[0042] 图8示出了第二个情形，在所述情形中低优先级数据流DLDAT2的边沿在高优先级数据流DLDAT1的边沿不久之后出现。在这种情形中“不久之后”意味着，数据流DLDAT2的边沿在数据流DLDAT1的边沿之后小于2TS的时间出现，也就是说传输通道还被占据的过程中(通过信号EDOUT告知，见图8的第一、第二和第三个示意图)。在这种情形中，具有低优先级的数据流DLDAT2的边沿的传输以至少2TS的时间延迟(见图8的第五个示意图，符号S2)。延迟的信号标识为DLDAT2*(见图8的第四个示意图)。高优先级数据流DLDAT1的边沿传输再次以TS的延迟进行(见图8的第五个示意图，符号S1)。符号S2传输的延迟导致了具有低优先级的数据流DLDAT2中的抖动。这个抖动对于大部分应用是能够接受的。然而，符号S1传输的延迟没有导致具有高优先级的数据流DLDAT1中的抖动，因为这个延迟对于每个边沿来说是相同的。

[0043] 图9示出了第三种情形，在所述情形中低优先级数据流DLDAT2的边沿在高优先级数据流DLDAT1的边沿之前不久出现(见图9的第一和第三个示意图)。在图9中示出的示例显示了具有高优先级的数据流DLDAT1以符号长度TS的恒定延迟的优势。数据流DLDAT2中的边沿在以下时间点出现，在所述时间点上传输通道还没有被占据，并且符号S2基本上没有延迟地传输(见图9的第四个示意图)。但是，符号S2的传输最多持续TS的时间，并且因此不能够与符号S1始终延迟的传输冲突。符号S2仅位于信号EDOUT中脉冲的前半部分，然而符号S1始终在信号EDOUT中脉冲的后半部分传输(见图9的第二和第四个示意图)。

[0044] 引入传输具有高优先级的数据流DLDAT1的确定性的延迟不会导致抖动(因为这个延迟在每个单独的边沿中插入)，然而这使得避免冲突成为可能，如果在探测到数据流DLDAT1的边沿的情况下已经传输另外的符号。抖动被接受并且对于大部分运用来说是不严重的，所述抖动通过传输数据流DLDAT2的边沿的延迟产生(参照图8)。来自图9的第五个示意图以下继续连同图10予以阐述。

[0045] 图10是原理框图，所述原理框图显示了编码电路202示范性的施行方案，以便施行在图7至9中示出的方式。编码电路202位于下行链路路径中；上行链路路径中的编码电路204能够同样地施行。在示出的示例中，编码电路202具有电路52用于边沿探测，高优先级数据流DLDAT1提供给所述电路，并且所述电路构造用于探测数据流DLDAT1中含有的边沿。对于每个探测到的边沿来说，在边沿探测电路52的输出端处输出长度2TS的脉冲。输出信号标识为EDOUT。边沿探测电路52基本上能够含有边沿触发的单稳态多谐振荡器(单稳态触发器)，所述多谐振荡器在每个上升的和下降的边沿时产生长度2TS的脉冲作为输出信号。编码电路202具有延迟单元51，所述延迟单元构造用于将数据流DLDAT1以时间TS延迟。延迟的数据流DLDAT1*提供给编码单元53，所述编码单元构造用于将数据流DLDAT1*的边沿编码为符号(参照图7的符号S1)。

[0046] 低优先级数据流DLDAT2提供给延迟单元54，所述延迟单元构造用于使得数据流DLDAT2的时钟边沿不延迟，如果边沿探测电路52告知没有探测到的边沿(EDOUT在逻辑0电平上)，并且数据流DLDAT2的时钟边沿以时间段2TS(或者更长)延迟，如果边沿探测电路52告知探测到的边沿(EDOUT在逻辑1电平上)。(部分)延迟的信号DLDAT2*提供给编码单元55，*所述编码单元构造用于将数据流DLDAT2的边沿编码为符号(参照图7的符号S2)。

[0047] 编码单元53和55的输出提供给多路转接器56，所述多路转接器构造用于要么将编码单元53的输出(指派给数据流DLDAT1)要么将编码单元55的输出(指派给数据流DLDAT2)与驱动电路57的输入连接，用于将由编码单元53和55产生的符号转换为相应的电流信号iCT用于空心变压器。为了多路转接器56的切换，编码电路53能够例如产生控制信号MSW(参照图9最下的示意图)，所述控制信号促使多路转接器56将编码电路53的编码的输出信号接通至TX驱动器57处，如果正好应该传输符号。否则编码电路55的输出接通至TX驱动器57处。

[0048] 图11依据示范性的时序图示出了来自图10的编码电路202的功能。来自图11的时序图的前半部分基本上显示了如图7相同的情况。如同在图11中能够看见的那样，边沿探测电路52的信号EDUOT显示了长度2TS的脉冲，所述脉冲直接跟随具有高优先级的数据流DLDAT1中(上升的和下降的)边沿(见图11的第一个和第二个示意图)。所属的符号S1和S1'正好在相应的边沿后TS时间传输，其中符号S1代表上升的边沿，并且符号S1'代表下降的边沿(见图11的第一个和第三个示意图)。具有低优先级的数据流DLDAT2的边沿(见图11的第一个和第三个示意图)非延迟地(立即、马上地)传输(符号S2和S2'用于上升的和下降的边沿)，因此所述边沿不落入由信号EDOUT告知的时间窗口内，在所述时间窗口内保留空心变压器用于高优先级数据流DLDAT1的传输。在示出的示例中，符号通过两个短的电流脉冲代表。

[0049] 图12依据时序图显示了，通过空心变压器传输的电流脉冲(符号)如何被重新解码。重构的数据流标识为DLDAT1'者说DLDAT2'，只要解码电路(见图4的附图标记203)接收到符号。根据接收到的符号，第一或者第二输出端处的电平改变，在所述输出端处输出第一数据流DLDAT1'或者说第二数据流DLDAT2'。也就是说，如果接收到符号S1，那么第一输出端处的电平(数据流DLDAT1')置于“高”；如果接收到符号S2，那么第二输出端处的电平(数据流DLDAT2')置于“高”。如果接收到符号S1'，那么第一输出端处的电平(数据流DLDAT1')重新置于“低”；如果接收到符号S2'，那么第二输出端处的电平(数据流DLDAT2')重新置于“低”。在图12中间的示意图中，原始的高优先级数据流DLDAT1以虚线示出。可以看出，重构的数据流DLDAT1'以时间2TS延迟。然而这个延迟是确定性的并且不导致抖动。

[0050] 随后说明的、作为替代方案的方式使得经过空心变压器连同高优先级信号DLDAT1传输多个低优先级信号DLDAT2、DLDAT3和DLDAT4成为可能。如同在前述的示例中那样，高优先级信号DLDAT1的边沿没有明显延迟的或者换言之始终以相同恒定的延迟传输(与来由图7至图9的示例类似)，以便不生成抖动。低优先级信号DLDAT2、DLDAT3和DLDAT4的逻辑值在数据帧中整合，并且连同高优先级信号DLDAT1的边沿传输。在没有经过CAN总线通信的时期(也就是说如果在信号DLDAT1中没有出现边沿)，则常规性地传输帧，例如如果信号DLDAT2、DLDAT3和DLDAT4的逻辑电平改变和/或如果确定的时期过去。在这些情形中(传输信号DLDAT1中没有边沿的帧)有可能带来冲突，如果在帧传输期间在高优先级信号DLDAT1中出现边沿。依据接下来的示例会阐述如何能够消除这样的冲突。

[0051] 图13是简化的、示例性地施行如图4的总线接口电路2的框图。为简单起见，仅示出下行链路路径中经过空心变压器211传输路径。上行链路路径基本上能够同样地构造。示出的示例基本上与来自图4的示例相同，其中额外地设置了寄存器61、62，所述寄存器能够存储低优先级信号DLDAT2、DLDAT3和DLDAT4的逻辑电平。在传输帧时，编码电路202读取寄存器61的内容，并且将其中含有的信息组合为帧。在传输过程中，寄存器61内容的更新通过信号SMP(采样信号)阻止。解码电路203接收经过空心变压器211接收的符号，并且重构高优先级信号DLDAT1'以及低优先级信号DLDAT2、DLDAT3和DLDAT4，其中信号DLDAT2、DLDAT3和DLDAT4的二进制的值写入寄存器62中。重构的信号DLDAT2'、DLDAT3'和DLDAT4'能够在寄存器62的输出端捕获。寄存器61和62能够例如施行为移位寄存器。

[0052] 编码电路202的功能方式随后依据时序图具体地阐述。图14包括高优先级信号DLDAT1、采样信号SMP，所述采样信号在传输帧的过程中阻止寄存器61内容的更新，低优先级信号DLDAT2、DLDAT3和DLDAT4、寄存器61的寄存器内容REGDAT以及经过空心变压器传输的符号(信号iCT)的示范性的时序图。如同所提及的，通过探测高优先级信号DLDAT1中的边沿触发帧的传输。在当前的示例中，所述传输实际上没有明显延迟地进行。信号SMP显示了长度TF的脉冲，所述长度基本上对应于帧的时间长度。在这个时间TF期间，寄存器61的更新被阻止，以便保持寄存器内容一致。在示出的示例中，寄存器的内容首先是“100”(信号DLDAT2的高电平，信号DLDAT3的低电平和信号DLDAT4的低电平)，并且之后转变为“101”(信号DLDAT2的高电平，信号DLDAT3的低电平和信号DLDAT4的高电平)。信号DLDAT4已经在时间点tx时由“0”转变为“1”，然而寄存器61的更新直到帧的传输结束之后才进行(也就是说随着信号SMP下降的边沿)。帧的传输通过探测信号DLDAT1的边沿触发，并且在当前的示例中没有明显延迟地开始。帧以起始符号SOF(帧起始)开始，并且以终结符号EOF(帧结束)结束。在符号SOF和EOF之间，对应于寄存器61的内容传输0符号和1符号。

[0053] 图15作为另外的示例示出了以下情况，在所述情况中寄存器61的内容(也就是说具有低优先级的信号DLDAT2、DLDAT3和DLDAT4之一)在以下阶段改变，在所述阶段中没有通信在CAN总线处发生。第一个在图15(下图)中示出的帧传输通过高优先级的信号DLDAT1中上升的边沿触发。帧的第二个传输通过高优先级的信号DLDAT1中下降的边沿触发。对帧传输来说，在这种情况下在起始符号SOF1和SOF2之间区分，所述起始符号在这种情况下各自代表信号DLDAT1上升的或者说下降的边沿。在示出的示例中，寄存器61的内容在时间点ty改变。因为在这个时间点没有通信在CAN总线处发生，所以在这种情况下帧的传输通过寄存器61的内容改变触发。在图15中示出的第三个帧的传输再次以用于下降的边沿的起始符号SOF2开始。因为信号DLDAT1的状态已经是低电平，所以通过第三个帧的传输不影响信号DLDAT1，而是仅传输寄存器内容。作为附加方案或替代方案，另外的帧能够在预先设定的时间间隔中传输，只要没有通信在CAN总线处发生。

[0054] 在图15中示出的示例变得明显的是，帧传输含有矛盾/冲突的风险，所述帧传输未通过高优先级信号DLDAT1的边沿触发。如果在经过空心变压器传输第三个帧的过程中出现高优先级信号DLDAT1中的边沿(图15的第一个示意图的阴影区域)，则随后产生冲突。在该情形中，必须中断并且重新开始帧传输，以便传输信号DLDAT1的边沿，因为之后的传输会导致抖动。这样的帧中断的示例在图16中示出。

[0055] 在图16中示出的示例中，第一个帧的传输通过信号DLDAT1中上升的边沿触发。所述帧以起始符号SOF1开始，所述起始符号告知了上升的边沿。之后寄存器61的内容改变，而没有通信在CAN总线处发生。第二个帧的传输从而由寄存器内容的改变触发。然而在时间点tz时的帧传输过程中，如果在高优先级信号DLDAT1中探测到下降的边沿，则并且必须中断帧传输。所述帧中断通过信号FSTOP(在时间点tz时的短脉冲)通知，所述信号通过探测到的下降的边沿引发。在解码电路中不完整传输的帧由此识别，即接收起始符号(在示出的示例中是符号SOF2)，而没有在之前接收到终结符号EOF。不完整接收的帧在解码器中被丢弃。

[0056] 如果帧的传输在“不利的”时间位置处中断，能够出现以下问题，即仅仅一部分传输的符号在解码器中被错误地示出。为了避免这个问题，应该保证中断的数据符号(0符号或者1符号)连同跟随的起始符号(SOF1或者SOF2)不能够被解码为终结符号(EOF)，并且中断的数据符号连同跟随的起始符号能够不提前被解码为起始符号。在第一个情形(中断的数据符号加起始符号解码为EOF)中，传输的高优先级信号的边沿丢失，并且在第二个情形(中断的数据符号加起始符号提前解码为起始符号)中，在高优先级信号中提前产生边沿并且因此生成抖动。这种情况在图17中示出，在所述图中示出了用于数据符号(0符号和1符号)以及用于起始符号SOF1和SOF2的示例，所述起始符号代表上升的或者说下降的边沿。

[0057] 图17含有四个示意图，其中各自(从左到右)示出了0符号、1符号、用于上升边沿的起始符号SOF1和用于下降边沿的起始符号SOF2。终结符号EOF1和EOF2能够与所属的起始符号SOF1或者说SOF2是相同的。数据符号能够通过长的电流脉冲形成，然而起始符号通过短的电流脉冲形成。在所有情形中，符号长度始终计为TS。在图17左边的示意图(0符号)中能够识别，在时间点tA(例如在高优先级信号中探测到下降的边沿的时间点)时0符号提前的中断的情况下形成起始符号SOF2。然而这个起始符号在时间tA前TJ开始，这引起相应的抖动，所述起始符号在解码器中被错误地识别为SOF2。

[0058] 为了在帧中断的情况下避免抖动，与根据图7至图9的示例中那样，能够引入确定性的、符号长度TS的延迟(死区时间，延迟时间)。由此能够在帧中断的情形下，在新帧的传输开始之前始终结束(已经开始的)符号的传输。针对这个方式的示例在图18中示出。前两个来自图18(上面)的时序图显示了在时间点tA时具有下降边沿的高优先级数据流DLDAT1和以符号长度TS延迟的数据流DLDAT1*。所述边沿在时间点tA时出现，而正好有一帧经过空心变压器传输(见来自图18的第三个示意图)。在时间点tA时即时的帧传输中断会在符号的大约三分之一之后中断0符号的传输，这会引起如同在图17的第一个示意图中示出的情况(提早的起始符号导致抖动)。通过插入确定性的并且始终相同的、符号长度TS的延迟(只要帧传输由高优先级数据DLDAT1中的边沿触发)，能够在帧中断的情形下，在新帧的传输开始前正确地结束当前的符号传输。这个方式导致了没有问题的额外延迟，然而未导致抖动，所述延迟对应于延迟TS。在示出的示例中，帧中断通过信号FSTOP中的脉冲告知(图18的第四个示意图)。

[0059] 图19更详细地示出了来自图13的编码电路202的示范性的施行方案。在示出的示例中，编码电路202包括帧构建单元63，所述帧构建单元接收高优先级数据流DLDAT1、寄存器6的内容REGDAT以及触发信号TRIG。帧构建单元63能够构造用于组成帧作为对触发信号TRIG的响应，所述帧代表了高优先级数据流DLDAT1当前的状态和寄存器内容REGDAT。帧首先仅是一系列的符号，所述符号提供给编码单元53。编码单元53构造造用于将符号转换为相应的调制驱动信号(例如参照图17)。驱动器57接在编码单元53之后，并且根据驱动器信号产生调制的电流iCT，所述电流提供给空心变压器的初级侧，并且传输给空心变压器。

[0060] 如同所提及的，帧的传输通过触发信号TRIG触发。在当前的示例中，触发信号TRIG是来自边沿探测单元52的、定时器64的和电路56的输出信号的或连接(借助或门66)，所述电路告知了寄存器61内容的改变(见图13)。帧的传输则触发了以下的结果：(a)探测到高优先级信号DLDAT1中的边沿，(b)寄存器61的内容改变以及(c)从上一次传输起过去了一定的时间(通过定时器64告知)。如果在数据流DLDAT1中的边沿和帧的传输之间应该插入确定性的延迟，如同在来自图18的示例中那样，那么所述延迟随后能够通过边沿探测元件52和或门66之间的延迟元件51实现。帧中断通过信号FSTOP通知，边沿探测单元52在探测到边沿时产生所述信号，并且将所述信号提供给编码电路53。

[0061] 编码电路202和204能够以多种形式施行。在图4、图10、图13和图18中显示的施行方案仅理解为示例，并且应当理解，专业人员将发现各种另外的施行方案，所述施行方案基本上满足相同的功能，所述功能已经关联在附图中描绘的时序图详细地示出。编码电路202和204以及解码电路203和205(见图4和图13)能够借助已知数字的电路组件以及借助能够编程的电路(例如能够编程的逻辑电路)施行。在一些实施例中，至少一些编码电路和/或解码电路的组件能够借助处理器和适合的固件施行。

[0062] 这里所描述的示例涉及在下行链路路径(也就是说直到微控制器，参照图1)中经过空心变压器的数据流传输。即使没有明确地示出，在上行链路路径(也就是说来自微控制器，参照图1)中的数据流传输以相似的方式进行。应当理解，在这里所描述的实施例中也能够应用另外的电气隔离的构件替代空心变压器，例如光电耦合器、电容性的构件等。此外应当注意的是，在图4、图10、图13和图19中示出的施行方案仅应当理解为示例，并且专业人员有能力没有问题地找到另外的或者修正的施行方案，所述施行方案基本上满足相同的功能。

[0063] 这里所描述的、用于经过电气隔离的传输路径传输高优先级数据流(ULDAT1和DLDAT1)和另外的低优先级数据流(DLDAT2、DLDAT3等，ULDAT2、ULDAT3等)的方案应用在这里所描述的总线接口中的实施例中，以便使得没有抖动地由总线至总线(下行/上行)的数据传输并且同时传输另外的数据成为可能。然而，这个方案能够没有问题地移植至另外的接口电路上，并且不必强制地与总线系统关联应用。

标题	发布/更新时间	阅读量
用于运行人机接口的方法以及人机接口-专利编号CN110045815A	2020-05-11	670
接口-专利编号CN101242925B	2020-05-11	578
接口-专利编号CN102027459A	2020-05-12	323
接口-专利编号CN101242925A	2020-05-12	1091
用于运行人机接口的方法以及人机接口-专利编号CN110058773A	2020-05-11	753
模块接口-专利编号CN106450984B	2020-05-13	343
接口-专利编号CN102027459B	2020-05-13	1130
接口-专利编号CN1343413A	2020-05-12	884
用于运行人机接口的方法以及人机接口-专利编号CN110235094A	2020-05-11	1146
接口-专利编号CN100354812C	2020-05-13	260

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