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像素阵列基板

阅读：620发布：2021-03-02

IPRDB可以提供像素阵列基板专利检索，专利查询，专利分析的服务。并且本发明公开一种像素阵列基板，其包括一基板、多条扫描线、多条数据线、多条共用线、多个电容、多个有源元件以及多个像素电极。基板具有一表面。多条扫描线、多条数据线与多条共用线配置于基板上。多个电容配置于基板上且耦接于共用线，其中各电容的上电极相对表面具有起伏。多个有源元件配置于基板上。多个像素电极配置于基板上，其中每一像素电极分别通过不同的有源元件与对应的扫描线及数据线电连接。，下面是像素阵列基板专利的具体信息内容。

权利要求

1.一种像素阵列基板，包括：

基板；

第一绝缘层，配置于该基板上，且具有多个凹槽；

多个有源元件，各该有源元件的一部分埋置于该第一绝缘层中或全部配置于该第一绝缘层上；

多条第一信号线、多个下电极与多条共用线，配置于该第一绝缘层上，其中各该下电极的一部分位于该些凹槽中，且各该共用线连接该些下电极；

第二绝缘层，覆盖该第一绝缘层、该些第一信号线、该些下电极与该些共用线，且位于各该有源元件的栅极与源漏极之间；

多条第二信号线与多个上电极，配置于该第二绝缘层上，其中该些上电极与该些下电极对应地耦合为多个电容；

第三绝缘层，覆盖该第二绝缘层、该些第二信号线与该些上电极，且具有多个接触窗开口；以及多个像素电极，配置于该第三绝缘层上，各该像素电极通过一个该些接触窗开口电连接对应的该有源元件的源漏极。

2.如权利要求1所述的像素阵列基板，其中各该凹槽的深度为50纳米至2000纳米。

3.如权利要求1所述的像素阵列基板，其中该第一绝缘层在具有该些凹槽的部分的剖面呈波浪状。

4.如权利要求1所述的像素阵列基板，其中各该下电极覆盖的该些凹槽为互相平行的条状凹槽。

5.如权利要求1所述的像素阵列基板，其中各该下电极覆盖的该些凹槽为多个点状凹槽。

6.如权利要求1所述的像素阵列基板，其中该些有源元件的通道的材质为低温多晶硅或非晶硅。

7.如权利要求1所述的像素阵列基板，其中各该上电极电连接对应的该有源元件的源漏极。

8.如权利要求1所述的像素阵列基板，其中该第一绝缘层为一多层结构。

说明书全文

像素阵列基板

技术领域

[0001] 本发明涉及一种基板，且特别是涉及一种像素阵列基板。

背景技术

[0002] 现今社会多媒体技术相当发达，多半受惠于半导体元件与显示器的进步。就显示器而言，具有高画质、低消耗功率、无辐射等优越特性的薄膜晶体管液晶显示器已逐渐成为市场的主流。

[0003] 随着人们对于显示器高分辨率的诉求，显示器内各像素(pixel)的面积势必要缩小，而显示器的元件面积也势必要减缩。然而，如图1所示，目前市面上的电容设计大多为平面式的结构。具体而言，通过在基板110上形成一第一电极112与一第二电极116，并配置一绝缘层114于第一电极112与第二电极116之间，以形成一电容结构，其中电容结构的电荷存储量的大小取决于电容相对于基板110的表面所占的面积大小。

[0004] 因此，像是有机发光二极管(Organic Light Emitting Diode，OLED)显示器，在对应每个像素需要更多的薄膜晶体管数量时，欲得到高分辨率，则增加电容平面面积势必变得相当困难，而在电容平面面积无法缩小的情况下，为了得到可维持正常显示画面的电荷存储量，提高画面分辨率将变得困难。另一方面，像是电子纸(Electronic paper)显示器需要较大的电容设计以维持显示画面的灰阶，此时，受限于电荷存储量的要求而无法缩小显示器的像素面积，因而使显示器的分辨率受限。

发明内容

[0005] 本发明的目的在于提供一种像素阵列基板，其具有优良的电荷存储量。

[0006] 本发明的一实施例提供一种像素阵列基板，其包括一基板、多条扫描线、多条数据线、多条共用线、多个电容、多个有源元件以及多个像素电极。基板具有一表面。多条扫描线、多条数据线与多条共用线配置于基板上。多个电容配置于基板上且耦接于共用线，其中各电容的上电极相对表面具有起伏。多个有源元件配置于基板上。多个像素电极配置于基板上，其中每一像素电极分别通过不同的有源元件与对应的扫描线及数据线电连接。

[0007] 在本发明的一实施例中，前述的各电容的上电极相对表面的最大高低差为50纳米至2000纳米。

[0008] 在本发明的一实施例中，前述的各电容的上电极垂直于表面的剖面呈波浪状。

[0009] 在本发明的一实施例中，前述的像素阵列基板，其中从垂直表面的方向观之，各电容的上电极具有互相平行的多条凹陷区。

[0010] 在本发明的一实施例中，前述的像素阵列基板，其中从垂直表面的方向观之，各电容的上电极具有多个点状凹陷区。

[0011] 在本发明的一实施例中，前述的有源元件的通道的材质为低温多晶硅或非晶硅。

[0012] 本发明的另一实施例提供一种像素阵列基板，其包括一基板、一第一绝缘层、多个有源元件、多条第一信号线、多个下电极、多条共用线、一第二绝缘层、多条第二信号线、多个上电极、一第三绝缘层以及多个像素电极。第一绝缘层配置于基板上，且具有多个凹槽。各有源元件的一部分埋置于第一绝缘层中或全部配置于第一绝缘层上。多条第一信号线、多个下电极与多条共用线配置于第一绝缘层上。各个下电极的一部分位于至少一个凹槽中，且各个共用线连接下电极。第二绝缘层覆盖第一绝缘层、第一信号线、下电极与共用线，且位于各有源元件的栅极与源漏极之间。多条第二信号线与多个上电极配置于第二绝缘层上，其中上电极与下电极对应地耦合为多个电容。第三绝缘层覆盖第二绝缘层、第二信号线与上电极，且具有多个接触窗开口。多个像素电极配置于第三绝缘层上，各像素电极通过一个接触窗开口电连接对应的有源元件的漏极。

[0013] 在本发明的一实施例中，前述的各凹槽的深度为50纳米至2000纳米。

[0014] 在本发明的一实施例中，前述的第一绝缘层在具有凹槽的部分的剖面呈波浪状。

[0015] 在本发明的一实施例中，前述的像素阵列基板，其中各个下电极覆盖的凹槽为互相平行的条状凹槽。

[0016] 在本发明的一实施例中，前述的像素阵列基板，其中各个下电极覆盖的凹槽为多个点状凹槽。

[0017] 在本发明的一实施例中，前述的有源元件的通道的材质为低温多晶硅或非晶硅。

[0018] 在本发明的一实施例中，前述的各个上电极电连接对应的有源元件的漏极。

[0019] 在本发明的一实施例中，前述的第一绝缘层为一单层或多层结构。

[0020] 基于上述，在本发明的像素阵列基板中，增加了电容在垂直于基板的方向上的面积，进而增加电荷存储量。因此，在高分辨率的需求使得像素尺寸微缩的情况下，可减少电容在基板上所占的面积以达到相同的开口率。也就是说，在不需要牺牲开口率的情况下即可提升电荷存储量。换言之，在相同的像素尺寸下，可增加开口率而提升显示器亮度。或是在相同亮度下，因为开口率的提升而可减少背光亮度。另一方面，在维持相同的电荷存储量下，可减少电容在基板上所占的面积，使像素尺寸微缩，提高显示器的分辨率。

[0021] 为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。

附图说明

[0022] 图1为现有技术的平面式电容结构的示意图；

[0023] 图2A至图2G为本发明一实施例的像素阵列基板的制作流程上视示意图；

[0024] 图3为本发明一实施例的像素阵列基板的上视示意图；

[0025] 图4为本发明另一实施例的像素阵列基板的上视示意图；

[0026] 图5A至图5F为本发明另一实施例的像素阵列基板的制作流程上视示意图；

[0027] 图6为本发明一实施例的像素阵列基板的上视示意图；

[0028] 图7为本发明另一实施例的像素阵列基板的上视示意图。

[0029] 主要元件符号说明

[0030] 110、210、510：基板

[0031] 112：第一电极

[0032] 116：第二电极

[0033] 114：绝缘层

[0034] 200、400、500、700：像素阵列基板

[0035] 212：第一子绝缘层

[0036] 214：第二子绝缘层

[0037] 216a、516：通道

[0038] 216b：源极掺杂区

[0039] 216c：漏极掺杂区

[0040] 218：第三子绝缘层

[0041] 220、520：第一绝缘层

[0042] 222、522：栅极

[0043] 224、524：下电极

[0044] 226、526：扫描线

[0045] 228、528：共用线

[0046] 230、530：第二绝缘层

[0047] 240、540：有源元件

[0048] 242b、542b：源极

[0049] 242c、542c：漏极

[0050] 244、244’、544、544’：上电极

[0051] 246、546：数据线

[0052] 250、550：第三绝缘层

[0053] 260、560：像素电极

[0054] 518：欧姆接触图案

[0055] S、S’：表面

[0056] U、U’：凹槽

[0057] DU、DU’：深度

[0058] W1、W2、W3：开口

[0059] C1、C2、C3、C4：电容

[0060] D、D’：最大高低差

[0061] A-A’：剖线

[0062] A1、A2、A3、A4：凹陷区

具体实施方式

[0063] 图2A至图2G为本发明一实施例的像素阵列基板的制作流程剖面示意图。

[0064] 请参照图2A，在一基板210的一表面S上依序地形成一第一子绝缘层212以及一第二子绝缘层214。在本实施例中，基板210例如是玻璃基板，第一子绝缘层212的材质例如是氮化硅(SiNx)，而第二子绝缘层214的材质例如是硅氧化物(SiOx)，但本发明不以此为限。

[0065] 请参照图2B，在第二子绝缘层214上形成一通道材料层(未绘示)。此通道材料层的材质可为低温多晶硅或是非晶硅。在本实施例中，通道层材料的材质为低温多晶硅，其中多晶硅可以是通过热退火(annealing)将非晶硅转变成多晶硅的材质。

[0066] 接着，图案化此通道材料层而保留欲布局通道的部分。并利用掺杂(doping)N型或P型掺质，以形成一源极掺杂区216b、一漏极掺杂区216c以及未掺杂掺质的一通道216a，其中通道216a配置于源极掺杂区216b以及漏极掺杂区216c之间。具体而言，若通道216a两侧的源极掺杂区216b以及漏极掺杂区216c掺杂的掺质为N型，则定义为N型金氧半导体(NMOS)晶体管。反之，则定义为P型金氧半导体(PMOS)晶体管。

[0067] 请参照图2C，在第二子绝缘层214上形成一第三子绝缘层218，此第三子绝缘层218覆盖通道216、源极掺杂区216b以及漏极掺杂区216c。此外，第一子绝缘层212、第二子绝缘层214以及第三子绝缘层218构成一多层结构的第一绝缘层220。

[0068] 接着，蚀刻第二子绝缘层214以及第三子绝缘层218以形成凹槽U，并暴露出部分第一子绝缘层212，其中凹槽的深度DU为50纳米至2000纳米。在本实施例中，形成凹槽U的方式例如是通过干蚀刻(dry etching)或是湿蚀刻(wet etching)来蚀刻出类似波浪状的图形。当然，凹槽的数量以及形状都无特殊限制。本实施例在欲布局电容的区域以及基板210之间保留第一子绝缘层212，以避免第一子绝缘层212上下的材料互相干扰。具体而言，为制作工艺方便，本实施例的第一子绝缘层212的材质可选用与第二子绝缘层214不同的材质，再搭配适当的蚀刻剂，使得在形成凹槽U的蚀刻过程中，第一子绝缘层212可做为蚀刻中止层。然而，本发明不以此为限，在其他实施例中，也可以不用配置第一子绝缘层212。

[0069] 请参照图2D，在第一绝缘层220上形成多条第一信号线(未绘示)、多个下电极224、多条共用线(未绘示)以及栅极222。各个下电极224的一部分位于至少一个凹槽U中。在本实施例中，第一信号线、下电极224、共用线以及栅极222的材质可为金属、合金或金属叠层，但本发明不以此为限。

[0070] 请参照图2E，形成一第二绝缘层230，以覆盖第一绝缘层220、第一信号线、下电极224、共用线以及栅极222。接着，形成接触窗开口W1，此接触窗开口W1贯穿第二绝缘层230以及第三子绝缘层218，并暴露出部分源极掺杂区216b以及漏极掺杂区216c。在本实施例中，形成接触窗开口W1的方法例如是蚀刻，但本发明不以此为限。

[0071] 请参照图2F，在第二绝缘层230上形成多条第二信号线(未绘示)、多个上电极244、源极242b以及漏极242c，其中源极242b以及漏极242c分别通过接触窗开口W1与源极掺杂区216b以及漏极掺杂区216c电连接。此时，多个有源元件240制作完成。在本实施例中，有源元件240部分埋置于第一绝缘层220中，且第二绝缘层230位于有源元件240的栅极222与源极242b以及漏极242c之间。在此，源极242b以及漏极242c被共同定义为源漏极。此外，上电极244与下电极224通过第二绝缘层230对应地耦合为多个电容C1。
电容C1的上电极244相对基板210的表面S具有起伏。在本实施例中，电容C1的上电极
244垂直于表面S的剖面呈波浪状。此外，电容C1的上电极244相对表面S的最大高低差D为50纳米至2000纳米。

[0072] 接着，形成一第三绝缘层250，以覆盖第二绝缘层230、第二信号线与上电极244，并可选择性地将电容C1的波浪状结构填平。在本实施例中，第三绝缘层250的材质例如是有机光致抗蚀剂(Organic photoresist)。此外，第三绝缘层250具有接触窗开口W2。在本实施例中，形成接触窗开口W2的方法例如是蚀刻，但本发明不以此为限。

[0073] 请参照图2G，在第三绝缘层250上形成多个像素电极260，且像素电极260通过接触窗开口W2电连接对应的有源元件240的漏极242c。至此，像素阵列基板200即被完成。

[0074] 接下来将以此像素阵列基板200的上视图做进一步的描述。图3为图2G的像素阵列基板的上视示意图，且沿图3中A-A’剖线的剖面为图2G。

[0075] 请参照图3与图2G，本实施例的像素阵列基板200包括具有一表面S的基板210以及配置基板210上的多条扫描线226、多条数据线246、多条共用线228、多个电容C1、多个有源元件240与多个像素电极260。其中每条共用线228耦接于多个电容C1，且各条共用线228连接多个下电极224。此外，栅极222于基板210的正投影(未绘示)与通道216a于基板210的正投影(未绘示)重叠。另外，每一像素电极260分别通过不同的有源元件240与对应的扫描线226及数据线246电连接。在本实施例中，从垂直表面S的方向观之，各电容C1的上电极244具有互相平行的多条凹陷区A1。

[0076] 值得注意的是，本实施例的像素阵列基板200利用互相平行的多条凹陷区A1增加电容C1垂直于基板210方向上的表面积，进而增加电荷存储量。因此，本实施例的像素阵列基板200可在相同的开口率下提升电荷存储量。此外，本实施例的像素阵列基板200也可在相同的电荷存储量下减少电容C1在基板210上所占的面积，使像素尺寸微缩，提高显示器的分辨率。

[0077] 另外，电容C1的上电极244除了可具有上述互相平行的多条凹陷区A1外，在其他实施例中，也可以多个点状凹陷区取代条状凹陷区A1。图4为本发明另一实施例的像素阵列基板的上视示意图。请参照图4，本实施例的像素阵列基板400与图3中的像素阵列基板300具有相似的结构，且相似的符号代表相似的构件且具有相似的作用，故不再赘述。二者差异处在于本实施例的像素阵列基板400的电容C2的上电极244’具有多个点状凹陷区A2。此外，多个点状凹陷区A2也具有上述互相平行的多条凹陷区A1的功能。举例而言，多个点状凹陷区A2可增加电容C2垂直于基板210方向上的表面积，进而增加电荷存储量。此外，多个点状凹陷区A2也可在相同的电荷存储量下减少电容C2在基板210上所占的面积，使像素尺寸微缩，提高显示器的分辨率。

[0078] 此外，本发明的像素阵列基板除了可具有上述低温多晶硅的有源元件外，在其他实施例中，本发明的像素阵列基板也可具有非晶硅的有源元件。以下将以图5A至图5F、图6与图7做详细的描述。

[0079] 图5A至图5F为本发明另一实施例的像素阵列基板的制作流程剖面示意图。

[0080] 请参照图5A，在一基板510的一表面S’上形成一第一绝缘层520。接着，蚀刻第一绝缘层520以形成凹槽U’，并暴露出部分基板510，其中凹槽的深度DU’为50纳米至2000纳米。在本实施例中，形成凹槽U的方式例如是通过干蚀刻或是湿蚀刻来蚀刻出类似波浪状的图形。当然，凹槽的数量以及形状都无特殊限制。

[0081] 请参照图5B，在第一绝缘层520上形成多条第一信号线(未绘示)、多个下电极524、多条共电线(未绘示)以及栅极522。各个下电极524的一部分位于至少一个凹槽U’中。在本实施例中，第一信号线、下电极524、共用线以及栅极522的材质可为金属、合金或金属叠层，但本发明不以此为限。

[0082] 请参照图5C，相继形成一第二绝缘层530、一通道516以及一欧姆接触图案518于第一绝缘层520上，且位于栅极522上方。

[0083] 请参照图5D，在第二绝缘层530以及欧姆接触图案518上相继形成多条第二信号线(未绘示)、多个上电极544、源极542b以及漏极542c。此时，多个有源元件540制作完成。在本实施例中，有源元件540为底栅极结构，但本发明不以此为限。在其他实施例中，有源元件也可以为顶栅极的结构，亦或任何熟悉此技术者可对此结构稍做更动，故本发明并不限定有源元件的结构。在本实施例中，有源元件540全部配置于第一绝缘层520上，且该第二绝缘层530位于有源元件540的栅极522与源极542b以及漏极542c之间。在此，源极542b以及漏极542c被共同定义为源漏极。此外，上电极544与下电极524通过第二绝缘层530对应地耦合为多个电容C3，其中电容C3的上电极544相对基板510的表面S’具有起伏。在本实施例中，电容C3的上电极544垂直于表面S’的剖面呈波浪状。此外，电容C3的上电极544相对表面S’的最大高低差D’为50纳米至2000纳米。

[0084] 请参照图5E，形成一第三绝缘层550，以覆盖第二绝缘层530、第二信号线与上电极544，并可选择性地将电容C3的波浪状结构填平。在本实施例中，第三绝缘层550的材质例如是有机光致抗蚀剂。此外，第三绝缘层550具有多个接触窗开口W3。在本实施例中，形成接触窗开口W3的方法例如是蚀刻或激光剥除，但本发明不以此为限。

[0085] 请参照图5F，在第三绝缘层550上形成多个像素电极560，且像素电极560通过接触窗开口W3电连接对应的有源元件540的漏极542c。至此，像素阵列基板500即被完成。

[0086] 接下来将以此像素阵列基板500的上视图做进一步的描述。图6为图5F的像素阵列基板的上视示意图，且沿图6中A-A’剖线的剖面为图5F。

[0087] 请参照图6与图5F，本实施例的像素阵列基板500包括具有一表面S’的基板510以及配置基板510上的多条扫描线526、多条数据线546、多条共用线528、多个电容C3、多个有源元件540与多个像素电极560。其中每条共用线528耦接于多个电容C3，且各条共用线528连接多个下电极524。此外，栅极522于基板510的正投影(未绘示)与通道516于基板510的正投影(未绘示)重叠。另外，每一像素电极560分别通过不同的有源元件540与对应的扫描线526及数据线546电连接。在本实施例中，从垂直表面S’的方向观之，各电容C3的上电极544具有互相平行的多条凹陷区A3。

[0088] 值得注意的是，本实施例的像素阵列基板500具有与图3中的像素阵列基板200相似的功能。举例而言，像素阵列基板500利用互相平行的多条凹陷区A3增加电容C3垂直于基板510方向上的表面积，进而增加电荷存储量。因此，本实施例的像素阵列基板500可在相同的开口率下提升电荷存储量，或是在相同的电荷存储量下减少电容C3在基板510上所占的面积。换言之，本实施例的像素阵列基板500在维持相同的电荷存储量下，可通过减少电容C3在基板510上所占的面积，使像素尺寸微缩，进而提高显示器的分辨率。

[0089] 另外，电容C3的上电极544除了可具有上述互相平行的多条凹陷区A3外，在其他实施例中，也可以多个点状凹陷区取代条状凹陷区A3。图7为本发明另一实施例的像素阵列基板的上视示意图。请参照图7，本实施例的像素阵列基板700与图6中的像素阵列基板500具有相似的结构，且相似的符号具代表相似的构件且具有相似的作用，故不再赘述。二者差异处在于本实施例的像素阵列基板700的电容C4的上电极544’具有多个点状凹陷区A4。此外，多个点状凹陷区A4也具有上述互相平行的多条凹陷区A3的功能。举例而言，多个点状凹陷区A2可增加电容C2垂直于基板210方向上的表面积，进而增加电荷存储量。
此外，多个点状凹陷区A2也可在相同的电荷存储量下减少电容C2在基板210上所占的面积，使像素尺寸微缩，提高显示器的分辨率。

[0090] 综上所述，在本发明的像素阵列基板中，增加了电容在垂直于基板的方向上的面积，进而增加电荷存储量。因此，在高分辨率的需求使得像素尺寸微缩的情况下，可以不用牺牲像素阵列基板的开口率，且在减少电容在基板上所占的面积下达到优良的电荷存储量。换言之，本发明实施例的像素阵列基板在相同的像素尺寸下，可增加开口率，进而提升显示器亮度。或是在相同显示器的亮度下，因为开口率的提升而可减少背光亮度。另一方面，在维持相同的电荷存储量下，可减少电容在基板上所占的面积，使像素尺寸微缩，提高显示器的分辨率，进而适用于需要较大电荷存储量的显示器或是需要较多有源元件的显示器，例如是电子纸或是有机发光二极管等显示器。

[0091] 虽然结合以上实施方式揭露了本发明，然而其并非用以限定本发明，任何所属技术领域中熟悉此技术者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应以附上的权利要求所界定的为准。

标题	发布/更新时间	阅读量
像素-专利编号CN110364554A	2020-05-12	849
像素-专利编号CN106486060A	2020-05-11	693
像素结构-专利编号CN109686299B	2020-05-13	213
像素结构-专利编号CN111090198A	2020-05-13	75
像素阵列-专利编号CN111009185A	2020-05-13	400
像素-专利编号CN104834141A	2020-05-11	547
像素-专利编号CN101183196B	2020-05-11	648
像素-专利编号CN104834141B	2020-05-12	549
像素-专利编号CN107038999A	2020-05-12	507
像素-专利编号CN108231001A	2020-05-11	557

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