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像素驱动电路

阅读：271发布：2021-02-26

IPRDB可以提供像素驱动电路专利检索，专利查询，专利分析的服务。并且本发明公开了一种像素驱动电路，其电性耦接于第一数据线与第二数据线之间以及第一扫描线与第二扫描线之间，像素驱动电路包括有第一开关、第二开关、第三开关、第四开关、第一次电容、第二次电容、第五开关、第六开关、第一分压单元以及第二分压单元。其中第一分压单元耦接于第五开关的第二端与参考电压端之间，第二分压单元耦接于第六开关的第二端与参考电压端之间用以重新分配储存电荷。本发明提供的电路具有更佳穿透率表现，而且借由第一区域的面积与第二区域的面积配置，可以改善侧视色偏等问题。，下面是像素驱动电路专利的具体信息内容。

权利要求

1.一种像素驱动电路，电性耦接于一第一数据线与一第二数据线之间，以及电性耦接于一第一扫描线与一第二扫描线之间，该像素驱动电路包括：一第一开关，具有一第一端、一第二端以及一控制端，该第一开关的该第一端电性连接至该第一数据线，该第一开关的该第二端电性连接至一第一像素电极，该第一开关的该控制端电性连接至该第一扫描线；

一第二开关，具有一第一端、一第二端以及一控制端，该第二开关的该第一端电性连接至该第二数据线，该第二开关的该第二端电性连接至一第二像素电极，该第二开关的该控制端电性连接至该第一扫描线；

一第三开关，具有一第一端、一第二端以及一控制端，该第三开关的该第一端电性连接至该第一数据线，该第三开关的该控制端电性连接至该第一扫描线；

一第四开关，具有一第一端、一第二端以及一控制端，该第四开关的该第一端电性连接至该第二数据线，该第四开关的该控制端电性连接至该第一扫描线；

一第一次电容，电性连接于该第三开关的该第二端与一参考电压端之间；

一第二次电容，电性连接于该第四开关的该第二端与该参考电压端之间；

一第五开关，具有一第一端、一第二端以及一控制端，该第五开关的该第一端电性连接至该第三开关的该第二端，该第五开关的该控制端电性连接至该第二扫描线；

一第六开关，具有一第一端、一第二端以及一控制端，该第六开关的该第一端电性连接于该第四开关的该第二端，该第六开关的该控制端电性连接至该第二扫描线；

一第一分压单元，耦接于该第五开关的该第二端与该参考电压端之间；以及一第二分压单元，耦接于该第六开关的该第二端与该参考电压端之间；

一第三像素电极，电连接于该第三开关的该第二端；以及

一第四像素电极，电连接于该第四开关的该第二端；

其中，该第一像素电极与第二像素电极的电极间距大于第三像素电极与第四像素电极的电极间距；

其中该第一分压单元包含：

一第一电容，电连接于该第五开关的该第二端以及该参考电压端之间；以及一第二电容，电连接于该第六开关的该第二端以及该参考电压端之间；

该第二分压单元包含：

一第三电容，电连接于该第一开关的该第二端以及该第五开关的该第二端之间；以及一第四电容，电连接于该第二开关的该第二端以及该第六开关的该第二端之间。

2.如权利要求1所述的像素驱动电路，其中该像素驱动电路的布局包含一第一区域与一第二区域，其中该第一像素电极与该第二像素电极配置于该第一区域，该第三像素电极与该第四像素电极配置于该第二区域，该第一区域与该第二区域彼此不重叠，且该第一区域与该第二区域的面积比落在5：95至70：30之间。

3.如权利要求1所述的像素驱动电路，还包括：

一第一储存电容，电性连接于该第一开关的该第二端与该参考电压端之间；以及一第二储存电容，电性连接于该第二开关的该第二端与该参考电压端之间。

说明书全文

像素驱动电路

技术领域

[0001] 本发明涉及一种像素驱动电路，尤其涉及一种提升像素穿透率的像素驱动电路。

背景技术

[0002] 随着液晶显示装置不断地朝向大尺寸的显示规格发展，为了克服大尺寸显示下的视角问题，液晶显示面板的广视角技术也必须不停地进步与突破。目虽能够达成广视角要求的技术例如包括有多域垂直配向(MVA)、多域水平配向(MHA)、扭转向列加视角扩大膜(TN+film)及横向电场形式(In Plane Switching，IPS)。

[0003] 通过上述所列的技术的液晶显示器可以达到广视角的目的，但是会有色偏(color washout)的问题发生。一般而言，所谓的色偏指的是当使用者以不同的观赏角度在观看液晶显示器所显示的图像画面时，使用者会看见不同灰阶的图像画面。举例来说，假若使用者站在以较为偏斜的角度(例如60度)在观看液晶显示器所显示的图像画面时，使用者所看见的图像画面的色彩阶调会较亮于站在正视的角度所看见的图像画面的色彩阶调。

[0004] 为了要解决液晶显示器大视角的色偏问题，目虽已提出了将液晶显示面板内的每一个像素分成两个可独立驱动的像素，其中之一会显示较高灰阶的色彩(亮态)，而另一会显示较低灰阶的色彩(暗态)。如此一来，以较高灰阶的色彩与较低灰阶的色彩来混合成一中间灰阶的色彩后，即可致使使用者不论从正视或以倾斜的角度在观看液晶显示器所显示的图像画面时，皆可观看到相近色彩阶调的图像画面。

[0005] 目虽，针对液晶显示以同一平面的电极搭配垂直配向的液晶类型，皆是使用同一平面电极的驱动方式。其中，液晶分子的倾倒程度取决于所感受到的电场强度(E)，而电场强度(E)则是决然于电极间距(d)与驱动电压(V)，此关系式可以用E＝V/d来表示。因此可以知道电场强度是受到电极间距以及驱动电压的影响。

[0006] 为了改善色偏的问题，通常会设计多组的电极间距（multi-pitches），使得其像素显示有广视角的表现。若要达到最佳的侧视色偏问题的解决方案，在电极间距的设计部分，会希望较宽的电极间距所占的像素面积与较窄的电极间距所占的像素面积比例约为7:3。

[0007] 然而，较宽电极间距则需要较高的数据(data)驱动电压来产生足够的电场，使得液晶分子有更大的倾斜角度，进而有充足的穿透率。举例来说，大于16um的电极间距，至少要16V的电压驱动才勉强趋近于饱和程度。而现行通用的集成电路输出电压最高只有到16V，液晶所感受到的电压夹差不足以驱动大于16um的电极间距，使得较宽的电极间距的穿透率的表现不佳，无法运用更宽的电极间距来进一步改善侧视色偏的问题。

发明内容

[0008] 针对现有技术存在的问题，根据本发明实施例所公开的一种像素驱动电路，其电性耦接于第一数据线与第二数据线之间以及第一扫描线与第二扫描线之间，像素驱动电路包括有第一开关、第二开关、第三开关、第四开关、第一次电容、第二次电容、第五开关、第六开关、第一分压单元以及第二分压单元。其中第一开关具有一第一端、一第二端以及一控制端，第一开关的第一端电性连接至第一数据线，第一开关的第二端电性连接至一第一像素电极，第一开关的控制端电性连接至第一扫描线；第二开关具有一第一端、一第二端以及一控制端，第二开关的第一端电性连接至第二数据线，第二开关的第二端电性连接至一第二像素电极，第二开关的控制端电性连接至第一扫描线；第三开关具有一第一端、一第二端以及一控制端，第三开关的第一端电性连接至第一数据线，第三开关的控制端电性连接至第一扫描线；第四开关具有一第一端、一第二端以及一控制端，第四开关的第一端电性连接至第二数据线，第四开关的控制端电性连接至第一扫描线；第一次电容电性连接于第三开关的第二端与一参考电压端之间；第二次电容电性连接于第四开关的第二端与参考电压端之间；第五开关具有一第一端、一第二端以及一控制端，第五开关的第一端电性连接至第三开关的第二端，第五开关的控制端电性连接至第二扫描线；第六开关具有一第一端、一第二端以及一控制端，第六开关的第一端电性连接于第四开关的第二端，第六开关的控制端电性连接至第二扫描线；第一分压单元耦接于第五开关的第二端与参考电压端之间；第二分压单元耦接于第六开关的第二端与参考电压端之间。

[0009] 根据本发明实施例所公开的一种像素驱动电路，其电性耦接于第一数据线与第二数据线之间，以及电性耦接于第一扫描线与第二扫描线之间，像素驱动电路包括有第一开关、第二开关、第三开关、第四开关、第一次电容、第二次电容、第五开关、第六开关、第一分压单元、第二分压单元、第三像素电极以及第四像素电极。其中第一开关，具有第一端、第二端以及控制端，第一开关的第一端电性连接至第一数据线，第一开关的第二端电性连接至第一像素电极，第一开关的控制端电性连接至第一扫描线。第二开关，具有第一端、第二端以及控制端，第二开关的第一端电性连接至第二数据线，第二开关的第二端电性连接至第二像素电极，第二开关的控制端电性连接至第一扫描线。第三开关，具有第一端、第二端以及控制端，第三开关的第一端电性连接至第一数据线，第三开关的控制端电性连接至第一扫描线。第四开关，具有第一端、第二端以及控制端，第四开关的第一端电性连接至第二数据线，第四开关的控制端电性连接至第一扫描线。第一次电容，电性连接于第三开关的第二端与参考电压端之间。第二次电容，电性连接于第四开关的第二端与参考电压端之间。第五开关，具有第一端、第二端以及控制端，第五开关的第一端电性连接至第三开关的第二端，第五开关的控制端电性连接至第二扫描线。第六开关，具有第一端、第二端以及控制端，第六开关的第一端电性连接于第四开关的第二端，第六开关的控制端电性连接至第二扫描线。第一分压单元，耦接于第五开关的第二端与参考电压端之间，以及第二分压单元，耦接于第六开关的第二端与参考电压端之间。第三像素电极电性连接于第三开关的第二端，以及第四像素电极电性连接于第四开关的第二端。而像素驱动电路的布局包含第一区域与第二区域，其中，第一像素电极与第二像素电极配置于第一区域，第三像素电极与第四像素电极配置于第二区域，第一区域与第二区域彼此不重叠，且第一区域与第二区域的面积比落在5：95至70：30之间。

[0010] 根据本发明的驱动电路，其借由电荷分享(Charge sharing)的方式，结合两条数据线(data line)的驱动方式，以于液晶电容两端提供较高的液晶跨压，使得液晶分子受到更强的电场驱动并有较大的倾倒角度，进而有更佳穿透率表现，以改善侧视色偏等问题。

[0011] 以上的关于本发明内容的说明及以下的实施方式的说明是用以示范与解释本发明的精神与原理，并且提供本发明的权利要求更进一步的解释。

附图说明

[0012] 图1为本发明所公开的像素矩阵的示意图。

[0013] 图2A为本发明所公开的像素驱动电路的电路示意图。

[0014] 图2B为本发明所公开的像素驱动电路的电路示意图。

[0015] 图3为本发明所公开的像素驱动电路的像素阵列电路布局示意图。

[0016] 图4为本发明所公开的像素驱动电路的模拟波形图。

[0017] 图5为本发明所公开的像素驱动电路的电路示意图。

[0018] 图6为本发明所公开的像素驱动电路的像素阵列电路布局示意图。

[0019] 图7为本发明所公开的像素驱动电路的像素阵列电路布局剖面图。

[0020] 图8为本发明所公开的像素驱动电路的像素阵列电路布局的电极分布面积示意图。

[0021] 图9为本发明所公开的像素驱动电路的模拟波形图。

[0022] [主要元件附图标记说明]

[0023] 100 像素矩阵

[0024] G1～Gn 扫描线

[0025] D11 第一数据线

[0026] D21 第二数据线

[0027] P(1,1)～P(n,m) 像素

[0028] 200 像素驱动电路

[0029] 201 第一开关

[0030] 202 第二开关

[0031] 203 第三开关

[0032] 204 第四开关

[0033] 205 第五开关

[0034] 206 第六开关

[0035] 300、600、800 像素阵列电路布局

[0036] 500 像素驱动电路

[0037] CLC 液晶电容

[0038] Csub1 第一次电容

[0039] Csub2 第二次电容

[0040] Cst1 第一储存电容

[0041] Cst2 第二储存电容

[0042] CS1 第一分压单元

[0043] CS2 第二分压单元

[0044] C1 第一电容

[0045] C2 第二电容

[0046] C3 第三电容

[0047] C4 第四电容

[0048] V(D1) 第一数据电压

[0049] V(D2) 第二数据电压

[0050] V(P1) P1电压

[0051] V(P2) P2电压

[0052] V(S1) S1电压

[0053] V(S2) S2电压

[0054] CLC2 第二液晶电容

[0055] P1 第一像素电极

[0056] P2 第二像素电极

[0057] S1 第三像素电极

[0058] S2 第四像素电极

[0059] V(COM) 共电极

[0060] V(CS1) 电位

[0061] V(CS2) 电位

[0062] A1 第一区域

[0063] A2 第二区域

具体实施方式

[0064] 以下在实施方式中详细叙述本发明的详细特征以及优点，其内容足以使任何熟悉相关知识的技术人员了解本发明的技术内容并据以实施，且根据本说明书所公开的内容、权利要求及附图，任何熟悉相关知识的技术人员可轻易地理解本发明相关的目的及优点。以下的实施例进一步详细说明本发明的观点，但然以任何观点限制本发明的范畴。

[0065] 请参考图1，为一种像素矩阵100的电路架构示意图。像素矩阵100包括多条扫描线G1、G2……Gn-1、Gn、多条第一数据线D11、D12……D1（m-1）、D1m、多条第二数据线D21、D22……D2（m-1）、D2m以及多个像素P(1,1)、P(1,2)……P(n,m)。像素矩阵的连接方式，举例来说，第一像素P(1,1)电性连接至对应的扫描线G1与扫描线G2，且第一像素P(1,1)电性连接至对应的第一数据线D11以及对应的第二数据线D21。像素矩阵100中第一像素P(1,1)为一个像素驱动电路200，如下所述。

[0066] 请参考图2A，为像素驱动电路200的电路图，主要是以图1中的第一像素P(1,1)作为说明。像素驱动电路200电性耦接于第一数据线D11与第二数据线D21之间，以及电性耦接于扫描线G1与扫描线G2之间。像素驱动电路200包括有第一开关201、第二开关202、第三开关203、第四开关204、第一像素电极P1、第二像素电极P2、第一次电容Csub1、第二次电容Csub2、第五开关205、以及第六开关206、第一分压单元CS1以及第二分压单元CS2，其中第一分压单元CS1以及第二分压单元CS2分别包含第一电容C1、第二电容C2。

[0067] 第一开关201为晶体管，具有第一端，第二端，以及控制端，第一开关201的第一端电性连接至第一数据线D11，第一开关201的第二端电连接于第一像素电极P1，第一开关201的控制端电性连接至扫描线G1；第二开关202为晶体管，具有第一端，第二端，以及控制端，第二开关202的第一端电性连接至第二数据线D21，第二开关202的第二端电连接于第二像素电极P2，第二开关202的控制端电性连接至扫描线G1；第三开关203为晶体管，具有第一端，第二端，以及控制端，第三开关203的第一端电性连接至第一数据线D11，第三开关
203的控制端电性连接至扫描线G1；第四开关204为晶体管，具有第一端，第二端，以及控制端，第四开关204的第一端电性连接至第二数据线D21，第四开关204的控制端电性连接至扫描线G1；第一像素电极P1与第二像素电极P2的间隙(split)之间具有液晶压差而形成液晶电容CLC。第一次电容Csub1具有第一端以及第二端，电性连接于第三开关203的第二端与参考电压端之间；第二次电容Csub2具有第一端以及第二端，电性连接于该第四开关204的第二端与参考电压端之间。第五开关205为晶体管，具有第一端，第二端，以及控制端，第五开关205的第一端电性连接至第三开关203的第二端、第五开关205的控制端电性连接至扫描线G2、以及第五开关205的第二端电性连接于第一电容C1的第一端；第一电容C1具有第一端以及第二端，耦接于第五开关205的第二端与参考电压端之间；第六开关
206为晶体管，具有第一端，第二端，以及控制端，第六开关206的第二端电性连接于第二电容C2的第一端、第六开关206的控制端电性连接至扫描线G2、以及第六开关206的第一端电性连接至第四开关204的第二端；第二电容C2具有第一端以及第二端，耦接于第六开关
206的第二端与参考电压端之间。

[0068] 请参考图2B，本发明的像素驱动电路200另可包含第一储存电容Cst1，第二储存电容Cst2，且第一分压单元CS1可另包含第三电容C3，以及第二分压单元CS2可另包含第四电容C4。第一储存电容Cst1具有第一端以及第二端，第一储存电容Cst1的第一端电性连接至第一开关201的第二端以及第一储存电容Cst1的第二端电性连接至参考电压端；第二储存电容Cst2具有第一端以及第二端，第二储存电容Cst2的第一端电性连接至第二开关202的第二端以及第二储存电容Cst2的第二端电性连接至参考电压端；第三电容C3具有第一端以及第二端，电连接于第一电容C1与第一像素电极P1之间；第四电容C4具有第一端以及第二端，电连接于第二电容C2与第二像素电极P2之间。

[0069] 请参考图3，其为本发明的像素驱动电路200的像素阵列电路布局300的示意图。为了与虽述的实施例对应，因此相同的元件采用同样的标号。像素阵列电路布局300包括第一开关201、第二开关202、第三开关203、第四开关204、第五开关205、第六开关206、第一次电容Csub1、第二次电容Csub2、第一电容C1、第二电容C2、第三电容C3与第四电容C4、扫描线G1、G2以及第一数据线D11与第二数据线D21。其中扫描线G1与扫描线G2与第一数据线D11与第二数据线D21实质上垂直相交，各个开关连接于扫描线以及数据线。第一开关201与扫描线G1以及第一数据线D11电性连接；第二开关202与扫描线G1以及第二数据线D21电性连接；第三开关203与扫描线G1以及第一数据线D11电性连接；第四开关
204与扫描线G1以及第二数据线D21电性连接。第五开关205以及第六开关206与扫描线G2电性连接。第三开关203与扫描线G1以及第五开关205电性连接，第三开关203以及第五开关205电性连接至第一次电容Csub1，相邻第一电容C1及第三电容C3。此外，第四开关204与扫描线G1以及第六开关206电性连接，第四开关204以及第六开关206电性连接至第二次电容Csub2，相邻第二电容C2及第四电容C4。第一像素电极P1为指状电极，其电性连接于第一开关201以及第三电容C3，而第二像素电极P2为指状电极，其电性连接于第二开关202以及第四电容C4。并具有共电极V(COM)于第一数据线D11与第二数据线D21之间。

[0070] 请参考图4，其为本发明的图2A的像素驱动电路200的模拟波形图。并同时说明本发明的驱动方法与运作。其中当第一数据电压是正电位时，第二数据电压为负电位。于一个周期的第一时间扫描线G1使能，导通第一开关201、第二开关202、第三开关203以及第四开关204，提供第一数据电压经由该第一数据线D11至第一次电容Csub1及形成第一储存电容Cst1，而第一分压单元CS1则维持上一个周期的电位；以及提供极性不同于第一数据电压的第二数据电压经由第二数据线D21至第二次电容Csub2及形成第二储存电容Cst2，而第二分压单元CS2则维持上一个周期的电位，第一像素电极P1、第二像素电极P2与节点S1、节点S2的电位被充电至所对应的数据电压。

[0071] 接着，于第二时间扫描线G1关闭，而扫描线G2打开时，导通第五开关205与第六开关206，并重新分配储存于第一次电容Csub1及第一分压单元CS1的第一数据电压以及重新分配储存于第二次电容Csub2及第二分压单元CS2的第二数据电压。原先第一次电容Csub1与第二次电容Csub2所保持的电荷会经由第一电容C1与第二电容C2而重新分配电荷，由节点S1分享电荷给第一分压单元CS1，而第二分压单元CS2分享电荷给节点S2，使得节点S1电位与第一分压单元CS1电位相等，且节点S2电位与第二分压单元CS2电位相等。

[0072] 请参考图4，为本发明的图2B像素驱动电路200的模拟波形图。图2A的像素驱动电路200与图2B的像素驱动电路200大致上相似，不同的是，第一分压单元CS1另包含第三电容C3以及第二分压单元CS2另包含第四电容C4。其中当第一数据电压是正电位时，第二数据电压为负电位。于一个周期的第一时间扫描线G1使能，导通第一开关201、第二开关202、第三开关203以及第四开关204，提供第一数据电压经由该第一数据线D11至第一次电容Csub1及形成第一储存电容Cst1，而第一分压单元CS1的电位V(CS1)也会由上一周期的电位被感应至较高电位；以及提供极性不同于第一数据电压的第二数据电压经由第二数据线D21至第二次电容Csub2及形成第二储存电容Cst2，而第二分压单元CS2电位V(CS2)也会被感应至较低电位，第一像素电极P1、第二像素电极P2与节点S1、节点S2的电位被充电至所对应的数据电压。

[0073] 接着，于第二时间扫描线G1关闭，而扫描线G2打开时，导通第五开关205与第六开关206，并重新分配储存于第一次电容Csub1及第一分压单元CS1的第一数据电压V(D1)以及重新分配储存于第二次电容Csub2及第二分压单元CS2的第二数据电压V(D2)。原先第一次电容Csub1与第二次电容Csub2所保持的电荷会经由第一电容C1与第二电容C2而重新分配电荷，由节点S1分享电荷给第一分压单元CS1，而第二分压单元CS2分享电荷给节点S2，使得节点S1电位与第一分压单元CS1电位相等，且节点S2电位与第二分压单元CS2电位相等，同时第一像素电极P1的电位V(P1)感应至较高电位而第二像素电极P2的电位V(P2)感应至较低电位。借以提高像素驱动电路200内第一像素电极P1、第二像素电极P2之间的液晶跨压V(P1)-V(P2)，使其值高于数据电压的驱动范围。

[0074] 于第一时间时使能扫描线G1时，导通第一开关201、第二开关202、第三开关203以及第四开关204，并提供第一数据电压V(D1)，第一像素电极P1电压V(P1)以及节点S1电压V(S1)也随着第一数据电压V(D1)而上升。另外提供极性不同于第一数据电压V(D1)的第二数据电压V(D2)，第二像素电极P2电压V(P2)以及节点S2电压V(S2)也随着第二数据电压V(D2)而下降。此时，第一像素电极P1以及节点S1被第一数据线D11充饱电至正电压，而第二像素电极P2以及节点S2被第二数据线D21充饱电至负电压。

[0075] 接着，于第二时间关闭扫描线G1并使能扫描线G2时，第一开关201、第二开关202、第三开关203以及第四开关204关闭，而第五开关205以及第六开关206分别被导通。
此时第一次电容Csub1所保持的电荷会经由第一电容C1重新分配，电荷分享后使得第一像素电极P1电压V(P1)电位上升而节点S1电压V(S1)下降。同时，第二次电容Csub2所保持的电荷会经由第二电容C2重新分配，第二像素电极P2电压V(P2)电位下降而节点S2电压V(S2)上升，如此第一像素电极P1、第二像素电极P2之间的液晶跨压将被提升。

[0076] 请参考图5，为本发明另一实施例像素驱动电路500的电路图。本实施例与像素驱动电路200大致上相同，此外，另包含第三像素电极S1以及第四像素电极S2，并且第三像素电极S1与第四像素电极S2的间隙亦具有液晶跨压而形成第二液晶电容CLC2，第一像素电极P1与第二像素电极P2以及第三像素电极S1与第四像素电极S2分别具有较宽的电极间距设计与较窄的电极间距设计。如此设计可以使第二液晶电容CLC2具有第一次电容Csub1与第二次电容Csub2的功能，借此降低第一次电容Csub1与第二次电容Csub2所占的布局面积，不但可以提高开口率，增加像素电极之间的跨压，还可进一步改善测视色偏的问题。另一方面，第三像素电极S1与第四像素电极S2之间间隙的因液晶跨压而形成的第二液晶电容CLC2本身不需太高的液晶跨压，可将电荷分享给第一像素电极P1、第二像素电极P2之间形成的液晶电容CLC，借以提高液晶电容CLC的液晶跨压。于电路图上第三像素电极S1与第四像素电极S2将以节点S1与节点S2来说明。

[0077] 像素驱动电路500电性耦接于第一数据线D11与第二数据线D21之间，以及电性耦接于扫描线G1与扫描线G2之间。像素驱动电路200包括有第一开关201、第二开关202、第三开关203、第四开关204、第一像素电极P1、第二像素电极P2、第三像素电极S1、第四像素电极S2、液晶电容CLC、第二液晶电容CLC2、第一储存电容Cst1、第二储存电容Cst2、第一次电容Csub1、第二次电容Csub2、第一分压单元CS1以及第二分压单元CS2。

[0078] 其中第一开关201为晶体管，具有第一端、第二端以及控制端，第一开关201的第一端电性连接至第一数据线D11，第一开关201的第二端电连接于第一像素电极P1，第一开关201的控制端电性连接至扫描线G1；第二开关202为晶体管，具有第一端、第二端以及控制端，第二开关202的第一端电性连接至第二数据线D21，第二开关202的第二端电连接于第二像素电极P2，第二开关202的控制端电性连接至扫描线G1；第三开关203为晶体管，具有第一端、第二端以及控制端，第三开关203的第一端电性连接至第一数据线D11，第三开关203的第二端电连接于第三像素电极S1，第三开关203的控制端电性连接至扫描线G1；第四开关204为晶体管，具有第一端、第二端以及控制端，第四开关204的第一端电性连接至第二数据线D21，第四开关204的第二端电连接于第四像素电极S2，第四开关204的控制端电性连接至扫描线G1。

[0079] 第一储存电容Cst1具有第一端以及第二端，第一储存电容Cst1的第一端电性连接至第一开关201的第二端以及第一储存电容Cst1的第二端电性连接至参考电压端；第二储存电容Cst2具有第一端以及第二端，第二储存电容Cst2的第一端电性连接至第二开关202的第二端以及第二储存电容Cst2的第二端电性连接至参考电压端；第一次电容Csub1电性连接于第三开关203的第二端与参考电压端之间；第二次电容Csub2电性连接于该第四开关204的第二端与参考电压端之间。

[0080] 第五开关205为晶体管，具有第一端，第二端，以及控制端，第五开关205的第一端电性连接至第三开关203的第二端、第五开关205的控制端电性连接至扫描线G2、以及第五开关205的第二端电性连接于第一分压单元CS1，用以重新分配储存于第一次电容Csub1、第一储存电容Cst1以及第一分压单元CS1之间的电荷；第六开关206为晶体管，具有第一端，第二端，以及控制端，第六开关206的第一端电性连接至第四开关204的第二端、第六开关206的控制端电性连接至扫描线G2、以及第六开关206的第二端电性连接于第二分压单元CS2，用以重新分配储存于第二次电容Csub2、第二储存电容的电荷Cst2以及第二分压单元CS2之间的电荷。

[0081] 第一分压单元CS1包括有第一电容C1，具有第一端以及第二端，第一电容C1的第一端电连接于第五开关205的第二端，第一电容C1的第二端电性连接于参考电压端，第二分压单元CS2包括有第二电容C2，具有第一端以及第二端，第二电容C2的第一端电连接于第六开关206的第二端，第二电容C2的第二端电性连接于参考电压端。

[0082] 于本发明的另一实施例中，第一分压单元CS1另包括有相互串联的第一电容C1与第三电容C3，分别具有第一端以及第二端，电性连接于第一开关201的第二端与参考电压端之间，第一电容C1的第一端以及第三电容C3的第二端电连接于第五开关205的第二端，第三电容C3的第一端电性连接于第一开关201的第二端，且第一电容C1的第二端电连接于参考电压端；第二分压单元CS2另包括有相互串联的第二电容C2与第四电容C4，分别具有第一端以及第二端，电性连接于第二开关202的第二端与参考电压端之间，第二电容C2的第一端与第四电容C4的第二端电连接于第六开关206的第二端，第四电容C4的第一端电性连接于第二开关202的第二端，且第二电容C2的第二端电连接于参考电压端。

[0083] 请参考图6，其为本发明另一实施例的像素阵列电路布局600的示意图。这边为了与虽述的实施例对应，因此同样的元件采用同样的标号。像素阵列电路布局600包括第一开关201、第二开关202、第三开关203、第四开关204、第五开关205、第六开关206、第一次电容Csub1、第二次电容Csub2、第一电容C1、第二电容C2、第三电容C3与第四电容C4、扫描线G1与扫描线G2以及第一数据线D11与第二数据线D21。其中扫描线G1与扫描线G2与第一数据线D11与第二数据线D21相交设置，各个开关连接于扫描线以及数据线。第一开关201与扫描线G1以及第一数据线D11电性连接；第二开关202与扫描线G1以及第二数据线D21电性连接；第三开关203与扫描线G1以及第一数据线D11电性连接；第四开关204与扫描线G1以及第二数据线D21电性连接。第五开关205以及第六开关206与扫描线G2电性连接。第三开关203与扫描线G1以及第五开关205电性连接，第三开关203以及第五开关205电性连接至第一次电容Csub1，相邻第一电容C1及第三电容C3。此外，第四开关204与扫描线G1以及第六开关206电性连接，第二次电容Csub2相邻第二电容C2及第四电容C4；第一像素电极P1为指状电极，电性连接于第一开关201以及第三电容C3，而第二像素电极P2为指状电极，电性连接于第二开关202以及第四电容C4；第三像素电极S1为指状电极，电性连接于第五开关205与第一次电容Csub1，而第四像素电极S2为指状电极，电性连接于第六开关206与第二次电容Csub2。并具有一共电极V(COM)配置于第一数据线D11与第二数据线D21之间。

[0084] 请参考图7，其为本发明另一实施例的像素阵列电路布局600的剖面图。图示中剖面结构为像素阵列电路布局600中横切面。如图7所示，第一像素电极P1与第二像素电极P2之间的间隙大于第三像素电极S1与第四像素电极S2之间的间隙。

[0085] 请继续参考图8，其为本发明所公开的像素驱动电路的像素阵列电路布局800的电极分布面积示意图。如图8所示，像素阵列电路布局800包括有第一区域A1及第二区域A2。第一像素电极P1与第二像素电极P2配置于第一区域A1，第三像素电极S1与第四像素电极S2配置于第二区域A2。其中，第一区域A1与该第二区域A2彼此相邻且不重叠，而第一区域A1部分邻近于第一分压单元CS1及第二分压单元CS2，第一区域A1为液晶电容CLC所分布的面积，第二区域A2为第二液晶电容CLC2所分布的面积。并且，第一区域A1与第二区域A2加总的面积实质上为像素阵列电路布局800的开口区面积。

[0086] 以下提供在垂直配向平面内切换(Vertical Alignment In-Plane Switching，VA-IPS)模式与在VA-IPS模式中且有使用电荷分享技术情况下，第一区域A1与第二区域A2的分布面积对应的配置模拟数据。

[0087] 其中，液晶夹压比例为液晶电容CLC所分布的面积中电极间的电压与第二液晶电容CLC2所分布的面积中电极间的电压的比例，在本实施范例中，此液晶夹压比例不限然。第一区域A1包含液晶电容CLC所分布的面积中的面积1及面积2，而第二区域A2包含第二液晶电容CLC2所分布的面积中的面积3。举例而言，在图8中，第一区域A1上半部的面积例如包含面积1及面积2的一部分，第一区域A1下半部的面积包含面积1及面积2的另一部分。借由面积1及面积2在第一区域A1中平均分布，能让使用者在不同视角看到的色偏相同。并且，图8为本发明的一种实施范例，并没有依实际比例绘制，且其电极配置方式并不以此为限。其中，间距1为面积1中每一电极间的间距，而间距2为面积2中每一电极间的间距，间距3为面积3中每一电极间的间距。

[0088] 为了进行效能评估，利用虽述的参数模拟D值(D-value)，此D-value例如为评估色偏程度的参数指标。也就是说，当D-value数值越小代表色偏的程度越小，有较佳的效能表现。

[0089]

[0090] 表1

[0091] 表1为在VA-IPS模式中有使用电荷分享技术与没有使用电荷分享技术的D-value模拟数据表。由表1可见，在液晶夹压比例、间距1、间距2、间距3、面积1、面积2以及面积3…等不同参数组合搭配下，VA-IPS模式加上电荷分享技术的D-value模拟数值大部分比仅使用VA-IPS模式的D-value模拟数值低。也就是说，VA-IPS模式加上电荷分享技术的方式，可以让色偏程度较小。而且，当第一区域A1的面积与第二区域A2的面积比例为5：95至70：30时，大部分的D-value有较低的数值，可改善液晶显示装置的色偏现象。即使，当第一区域A1的面积与第二区域A2的面积比例为5：95时，VA-IPS模式加上电荷分享技术的D-value数值较仅有VA-IPS模式的显示面板来的大，然相较于传统显示面板已是可接受的数据表现。此外，D-value的计算是各个灰阶的平均，因而当偏重于某一灰阶的表现时，会使得D-value的数值不佳。因此，亦可利用另一种参数进行评估。

[0092] 为了进行进一步效能评估，利用虽述的参数模拟出色调演绎失真指标(Tone Rendering Distortion Index，TRDI)值，此TRDI例如为评估色偏程度的另一参数指标。也就是说，当TRDI数值越小代表色偏的程度越小，也代表有较佳的效能表现。

[0093]

[0094] 表2

[0095] 表2为第一区域A1与第二区域A2的分布面积的配置的TRDI模拟数据表。由表2可见，VA-IPS模式加上电荷分享技术的TRDI模拟数值皆比仅使用VA-IPS模式的TRDI模拟数值低。而且，当第一区域A1的面积与第二区域A2的面积比例为5：95至70：30时，TRDI有较低的数值，可有效改善液晶显示器的色偏现象。

[0096] 请参考图9，为像素驱动电路500的模拟波形图。并同时说明本发明的一示范例驱动方法与运作。其中当第一数据电压是正电位时，第二数据电压为负电位。于第一时间导通第一开关201、第二开关202、第三开关203以及第四开关204，并使能扫描线G1时，提供第一数据电压经由该第一数据线D11至第一次电容Csub1及第一储存电容Cst1，而第一分压单元CS1的电位V(CS1)也会由上一周期的电位被感应至较高电位；以及提供极性不同于第一数据电压的第二数据电压经由第二数据线D21至第二次电容Csub2及第二储存电容Cst2，而第二分压单元CS2电位V(CS2)也会被感应至较低电位，第一像素电极P1、第二像素电极P2、第三像素电极S1、以及第四像素电极S2分别被充电至所对应的数据电压。

[0097] 接着，于第二时间导通第五开关205与第六开关206，并重新分配储存于第一次电容Csub1及第一分压单元CS1的第一数据电压，以及重新分配储存于第二次电容Csub2及第二分压单元CS2的第二数据电压。扫描线G1关闭，而扫描线G2打开时，原先第一次电容Csub1所保持的电荷会经由第一电容C1及第三电容C3而重新分配像素内电荷，由节点S1分享电荷给第一分压单元CS1，且第二次电容Csub2所保持的电荷会经由第二电容C2及第四电容C4而重新分配像素内电荷，而第二分压单元CS2分享电荷给节点S2，使得节点S1电位与第一分压单元CS1电位相等，且节点S2电位与第二分压单元CS2电位相等，同时第一像素电极P1的电位V(P1)感应至较高电位而第二像素电极P2的电位V(P2)感应至较低电位。借以提高第一像素电极P1与第二像素电极P2之间形成的液晶电容CLC跨压V(P1)-V(P2)，使液晶跨压高于数据电压的驱动范围。而第三像素电极S1与第四像素电极S2之间形成的第二液晶电容CLC2则感受第一次电容Csub1及第二次电容Csub2之间的电压变化，其两侧跨压较小。

[0098] 于第一时间时使能扫描线G1时，导通第一开关201、第二开关202、第三开关203以及第四开关204，并提供第一数据电压V(D1)，第一像素电极P1电压V(P1)以及第三像素电极S1电压V(S1)也随着第一数据电压V(D1)而上升。另外提供极性不同于第一数据电压V(D1)的第二数据电压V(D2)，第二像素电极P2电压V(P2)以及第四像素电极S2电压V(S2)也随着第二数据电压V(D2)而下降。此时，第一像素电极P1与第三像素电极S1被第一数据线D11充饱电至正电极，而第二像素电极P2与第四像素电极S2被第二数据线D21充饱电至负电极。

[0099] 接着，于第二时间关闭扫描线G1并使能扫描线G2时，第一开关201、第二开关202、第三开关203以及第四开关204关闭，而第五开关205以及第六开关206导通。此时原先第一次电容Csub1所保持的电荷会经由第一电容C1及第三电容C3所组成的第一分压单元CS1而重新分配，电荷分享后使得第一像素电极P1电压V(P1)电位上升而第三像素电极S1电压V(S1)下降。同时间，第二次电容Csub2所保持的电荷会经由第二电容C2及第四电容C4而重新分配像素内电荷，第二像素电极P2电压V(P2)电位下降而第四像素电极S2电位V(S2)上升，如此，液晶电容CLC的跨压Ｖ(P1)-V(P2)大幅被提升并且远高于驱动电压范围。而第三像素电极电位V(S1)及第四像素电极S2电压V(S2)之间的变化V(S1)-V(S2)，其两侧跨压较小。本实施例具有两阶段，Ｖ(P1)-V(P2)用于驱动电极间距大的液晶跨压，而V(S1)-V(S2)用于驱动电极间距小的液晶跨压，用于解决小电压电极间距需求。然本发明不以此为限，当第三像素电极S1与第四像素电极S2之间的间距大于第一像素电极P1与第二像素电极P2之间的间距，亦可操作。

[0100] 根据本发明的像素驱动电路，其借由电荷分享结合两条数据线的驱动方式，以于液晶电容两端提供较高的液晶跨压，使得液晶分子受到更强的电场驱动并有较大的倾倒角度，进而有更佳穿透率表现，而且借由第一区域的面积与第二区域的面积配置比例为5：95至70：30时，有较低的TRDI数值，以改善侧视色偏等问题。

[0101] 虽然本发明以虽述的实施例公开如上，然其并然用以限然本发明。在不脱离本发明的精神和范围内，所做的更动与润饰，均属本发明的专利保护范围。关于本发明所界然的保护范围请参考所附的权利要求。

标题	发布/更新时间	阅读量
像素-专利编号CN110364554A	2020-05-12	850
像素-专利编号CN106486060A	2020-05-11	694
像素结构-专利编号CN109686299B	2020-05-13	213
像素结构-专利编号CN111090198A	2020-05-13	77
像素阵列-专利编号CN111009185A	2020-05-13	401
像素-专利编号CN104834141A	2020-05-11	548
像素-专利编号CN101183196B	2020-05-11	648
像素-专利编号CN104834141B	2020-05-12	550
像素-专利编号CN107038999A	2020-05-12	508
像素-专利编号CN108231001A	2020-05-11	557

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