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一种像素电路

阅读：218发布：2021-03-03

IPRDB可以提供一种像素电路专利检索，专利查询，专利分析的服务。并且本发明提供一种像素电路，包括：第一开关管，其第一端电性连接至公共数据线，其第二端电性连接至第一子像素，其控制端电性连接至第二扫描线；以及第二开关管，其第一端电性连接至公共数据线，其第二端电性连接至第二子像素，其控制端电性连接至第一扫描线。第二子像素还包括一像素电容，其两端分别电性耦接至第二扫描线及第二开关管的第二端。相比于现有技术，本发明无需设置充电共享用薄膜晶体管，因此可提升像素开口率和穿透率。此外，本发明还使得半源极驱动架构中的各子像素之间的耦合电容达到平衡，进而可消除因耦合电容不同所造成的亮暗线问题。，下面是一种像素电路专利的具体信息内容。

权利要求

1.一种像素电路，包括一公共数据线、彼此相邻的一第一扫描线和一第二扫描线，其特征在于，所述像素电路包括：一第一开关管，包括一第一端、一第二端和一控制端，其第一端电性连接至所述公共数据线，其第二端电性连接至一第一子像素，其控制端电性连接至所述第二扫描线；以及一第二开关管，包括一第一端、一第二端和一控制端，其第一端电性连接至所述公共数据线，其第二端电性连接至一第二子像素，其控制端电性连接至所述第一扫描线，其中所述第二子像素还包括一像素电容，所述像素电容的两端分别电性耦接至所述第二扫描线及所述第二开关管的第二端。

2.根据权利要求1所述的像素电路，其特征在于，所述第一开关和所述第二开关管均为薄膜晶体管。

3.根据权利要求1所述的像素电路，其特征在于，所述第一子像素和所述第二子像素均包括一液晶电容和一存储电容。

4.根据权利要求3所述的像素电路，其特征在于，所述第一子像素的液晶电容两端分别电性连接至所述第一开关管的第二端和一彩色滤光板偏置电压。

5.根据权利要求4所述的像素电路，其特征在于，所述第一子像素的存储电容两端分别电性连接至所述第一开关管的第二端和一第一共通电压。

6.根据权利要求3所述的像素电路，其特征在于，所述第二子像素的液晶电容两端分别电性连接至所述第二开关管的第二端和一彩色滤光板偏置电压。

7.根据权利要求6所述的像素电路，其特征在于，所述第二子像素的存储电容两端分别电性连接至所述第二开关管的第二端和一第二共通电压。

8.根据权利要求1所述的像素电路，其特征在于，所述公共数据线持续为高电平，所述第一扫描线和所述第二扫描线的各自时序依次为：在第一期间，所述第一扫描线为高电平，且所述第二扫描线为低电平；

在第二期间，所述第一扫描线保持高电平，且所述第二扫描线为高电平；

在第三期间，所述第一扫描线为低电平，且所述第二扫描线保持高电平；

在第四期间，所述第一扫描线为低电平，且所述第二扫描线为低电平。

9.根据权利要求8所述的像素电路，其特征在于，在所述第二期间，所述第二开关管的第二端的电压电位等于所述第一开关管的第二端的电压电位；在所述第三期间和所述第四期间，所述第二开关管的第二端的电压电位小于所述第一开关管的第二端的电压电位。

10.根据权利要求1所述的像素电路，其特征在于，所述像素电路适于高级多分域垂直配向型液晶显示器、多分域垂直配向型液晶显示器或聚合物稳定配向型液晶显示器。

说明书全文

一种像素电路

技术领域

[0001] 本发明涉及液晶显示技术领域，尤其涉及一种液晶显示器的像素电路。

背景技术

[0002] 随着显示工艺技术的发展，目前各种数字显示面板大多具备轻薄、低成本、高效能等优点，其中数字显示面板的各种元件(如驱动电路、基板、连接线路)往往通过各种先进工艺进行高度整合，以便在最小体积与最低成本下，达到最佳的显示效果。为实现上述目的，开发出许多显示装置的制造技术，诸如HSD(Half Source Driver，半源极驱动)技术和PSA(Polymer Stabilized Alignment，聚合物稳定配向)多分域充电共享技术。一般来说，传统的显示面板需要设置有大量的源极驱动电路(source driver)与栅极驱动电路(gate driver)，以进行垂直与水平方向的像素驱动。

[0003] 以半源极驱动设计为例，其是将扫描线的数目加倍，使单一数据线(即，源极线)同时对应两行相邻的子像素电极，藉此节省半数的源极驱动芯片。然而，这种半源极驱动的设计会使得各个子像素电极之间的充电效率不一致，且子像素间的寄生电容不平衡进而造成子像素间的馈通电压(Feed-through voltage)不同，导致垂直方向出现亮暗线。

[0004] 以聚合物稳定配向型多分域充电共享设计为例，其主要是在液晶面板中产生高分子聚合物，使得液晶分子受到高分子聚合物的影响而具有一预倾角。因此，当液晶分子受到电场驱动时，液晶分子便可迅速地偏转到适当的方位，进而缩短液晶面板的反应时间。并且，显示区被划分为多个分域(multi domain)，不同分域中的子像素通过用于实现充电共享的薄膜晶体管(sharing TFT)进行驱动。然而，在该设计架构中，光阻间隔物(Photoresist Sensor，PS)的位置距离充电共享薄膜晶体管过近，容易出现移动现象。此外，该架构额外增加了多个充电共享薄膜晶体管，因此液晶分子的穿透率很低。例如，面板开口率为35.07％，而液晶分子的穿透率仅为2.3％。

[0005] 有鉴于此，如何设计一种新颖的像素电路，以有效改善上述半源极驱动技术或聚合物稳定配向型多分域充电共享技术所存在的不足，从而克服现有技术中的诸多劣势，是业内相关技术人员亟待解决的一项课题。

发明内容

[0006] 针对现有技术中的像素电路所存在的上述缺陷，本发明提供了一种新颖的像素电路，从而提升像素开口率和穿透率，并改善因子像素之间的耦合电容不同而造成的亮暗线问题。

[0007] 依据本发明的一个方面，提供了一种像素电路，包括一公共数据线、彼此相邻的一第一扫描线和一第二扫描线，该像素电路包括：

[0008] 一第一开关管，包括一第一端、一第二端和一控制端，其第一端电性连接至所述公共数据线，其第二端电性连接至一第一子像素，其控制端电性连接至所述第二扫描线；以及[0009] 一第二开关管，包括一第一端、一第二端和一控制端，其第一端电性连接至所述公共数据线，其第二端电性连接至一第二子像素，其控制端电性连接至所述第一扫描线，[0010] 其中所述第二子像素还包括一像素电容，所述像素电容的两端分别电性耦接至所述第二扫描线及所述第二开关管的第二端。

[0011] 在其中的一实施例，所述第一开关和所述第二开关管均为薄膜晶体管。

[0012] 在其中的一实施例，所述第一子像素和所述第二子像素均包括一液晶电容和一存储电容。

[0013] 在其中的一实施例，所述第一子像素的液晶电容两端分别电性连接至所述第一开关管的第二端和一彩色滤光板(Color Filter)偏置电压。此外，所述第一子像素的存储电容两端分别电性连接至所述第一开关管的第二端和一第一共通电压。

[0014] 在其中的一实施例，所述第二子像素的液晶电容两端分别电性连接至所述第二开关管的第二端和一彩色滤光板(Color Filter)偏置电压。此外，所述第二子像素的存储电容两端分别电性连接至所述第二开关管的第二端和一第二共通电压。

[0015] 在其中的一实施例，所述公共数据线持续为高电平，所述第一扫描线和所述第二扫描线的各自时序依次为：

[0016] 于第一期间，所述第一扫描线为高电平，且所述第二扫描线为低电平；

[0017] 于第二期间，所述第一扫描线保持高电平，且所述第二扫描线为高电平；

[0018] 于第三期间，所述第一扫描线为低电平，且所述第二扫描线保持高电平；

[0019] 于第四期间，所述第一扫描线为低电平，且所述第二扫描线为低电平。

[0020] 在其中的一实施例，于所述第二期间，所述第二开关管的第二端的电压电位等于所述第一开关管的第二端的电压电位；于所述第三期间和所述第四期间，所述第二开关管的第二端的电压电位小于所述第一开关管的第二端的电压电位。

[0021] 在其中的一实施例，所述像素电路适于AMVA(Advanced Multi-domain Vertical Alignment，高级多分域垂直配向)型液晶显示器、MVA(Multi-domain Vertical Alignment，多分域垂直配向)型液晶显示器或PSA(Polymer Stabilized Alignment，聚合物稳定配向)型液晶显示器。

[0022] 采用本发明的像素电路，其第一薄膜晶体管的第一端电性连接至公共数据线、第二端电性连接至一第一子像素、控制端电性连接至第二扫描线，其第二薄膜晶体管的第一端电性连接至公共数据线、第二端电性连接至一第二子像素、控制端电性连接至第一扫描线，并且第二子像素的像素电容两端分别电性耦接至第二扫描线及第二薄膜晶体管的第二端。相比于现有技术，本发明无需设置充电共享用薄膜晶体管，因此可提升像素开口率和穿透率，此外，本发明还使得半源极驱动架构中的各子像素之间的耦合电容达到平衡，进而可消除因耦合电容不同所造成的亮暗线问题。

附图说明

[0023] 读者在参照附图阅读了本发明的具体实施方式以后，将会更清楚地了解本发明的各个方面。其中，

[0024] 图1示出现有技术中的一种半源极驱动架构的电路示意图；

[0025] 图2示出现有技术中的一种聚合物稳定配向型多分域充电共享驱动架构的电路示意图；

[0026] 图3示出图2的驱动架构中的各关键信号的时序示意图；

[0027] 图4示出依据本发明的一实施方式的像素电路的结构示意图；以及[0028] 图5示出图4的驱动架构中的各关键信号的时序示意图。

具体实施方式

[0029] 为了使本申请所揭示的技术内容更加详尽与完备，可参照附图以及本发明的下述各种具体实施例，附图中相同的标记代表相同或相似的组件。然而，本领域的普通技术人员应当理解，下文中所提供的实施例并非用来限制本发明所涵盖的范围。此外，附图仅仅用于示意性地加以说明，并未依照其原尺寸进行绘制。

[0030] 下面参照附图，对本发明各个方面的具体实施方式作进一步的详细描述。

[0031] 图1示出现有技术中的一种半源极驱动架构的电路示意图。参照图1，半源极驱动(Half Source Driver，HSD)架构包括两条扫描线G1、G2和三条数据线D1、D2和D3。图中从左到右分别为第一子像素(sub pixel)至第六子像素。其中，第一子像素101、第二子像素103和第三子像素105构成第一像素，且第四子像素201、第五子像素203和第六子像素205构成第二像素。第一子像素101与第四子像素201(如图中的左斜线所示)具有相同的颜色，诸如Red子像素；第二子像素103与第五子像素203(如图中的右斜线所示)具有相同的颜色，诸如Green子像素；第三子像素105与第六子像素205(如图中的网格线所示)具有相同的颜色，诸如Blue子像素。

[0032] 从电路连接来看，第一子像素101与第二子像素103经由各自的薄膜晶体管共同耦接至数据线D1。第三子像素105与第四子像素201共同耦接至数据线D2。第五子像素203与第六子像素205共同耦接至数据线D3。并且，第一子像素101、第四子像素201和第六子像素205均耦接至扫描线G1，以及第二子像素103、第三子像素105和第五子像素203均耦接至扫描线G2。

[0033] 然而，如前文所述，这种半源极驱动设计会使得各个子像素之间的寄生电容不平衡。例如，第一子像素101的寄生电容包括Cgs、Cpd和Cgs’。第二子像素103和第三子像素105各自的寄生电容均包括Cgs和Cpd。第四子像素201的寄生电容包括Cgs、Cpd、Cgs’和Cpp。第五子像素203的寄生电容包括Cgs、Cpd和Cpp。第六子像素205的寄生电容包括Cgs、Cpd和Cgs’。由于上述子像素之间的寄生电容不平衡，势必会造成子像素间的馈通电压(Feed-through voltage)不同，进而导致垂直方向出现亮暗线，影响显示品质。

[0034] 图2示出现有技术中的一种聚合物稳定配向型多分域充电共享驱动架构的电路示意图。图3示出图2的驱动架构中的各关键信号的时序示意图。

[0035] 参照图2，聚合物稳定配向型(Polymer Stabilized Alignment，PSA)多分域充电共享驱动架构包括一条数据线D(n)和两条扫描线G(n)、G(n+1)。第一区域包括一存储电容Cst1和一液晶电容Clc1。第二区域包括一存储电容Cst2和一液晶电容Clc2。

[0036] 更具体地，第一薄膜晶体管T1的栅极电连接至扫描线G(n)，源极电连接至数据线D(n)，漏极电连接至第一子像素。存储电容Cst1的另一端电连接至第一共通电压Com1，液晶电容Clc1的另一端电连接至彩色滤光板偏置电压CF。第二薄膜晶体管T2的栅极也电连接至扫描线G(n)，源极也电连接至数据线D(n)，漏极电连接至第二子像素。存储电容Cst2的另一端电连接至第二共通电压Com2，液晶电容Clc2的另一端电连接至彩色滤光板偏置电压CF。并且，在第一薄膜晶体管T1的漏极与第二薄膜晶体管T2的漏极之间还设置一电容Cx。

[0037] 为了实现不同分域中的子像素的充电共享，该驱动架构还包括一第三薄膜晶体管T3，其栅极电连接至扫描线G(n+1)，源极与第二薄膜晶体管T2的漏极相连，且漏极经由一电容Cdown连接至第二共通电压Com2。如图3所示，数据线上的信号Data持续保持高电平，当扫描线G(n)为高电位电压且扫描线G(n+1)为低电位电压时，第一薄膜晶体管T1的漏极电位Va与第二薄膜晶体管T2的漏极电位Vb相等；当扫描线G(n)为低电位电压且扫描线G(n+1)为高电位电压时，第一薄膜晶体管T1的漏极电位Va大于第二薄膜晶体管T2的漏极电位Vb。如前所述，在该架构中，光阻间隔物(Photoresist Sensor，PS)的位置距离充电共享薄膜晶体管过近，例如主光阻间隔物距离共享薄膜晶体管为6.5微米，子光阻间隔物距离共享薄膜晶体管为8微米，当面板遭受拍击时，光阻间隔物很容易出现移动。此外，该架构额外增加了多个充电共享薄膜晶体管，因此液晶分子的穿透率很低。例如，面板开口率仅为35.07％，而液晶分子的穿透率更只有2.3％。

[0038] 为了消除现有技术的上述缺陷，本发明提供了一种新颖的像素电路。图4示出依据本发明的一实施方式的像素电路的结构示意图。图5示出图4的驱动架构中的各关键信号的时序示意图。

[0039] 参照图4，本发明的像素电路包括一公共数据线D1、彼此相邻的一第一扫描线G1和一第二扫描线G2。并且，该像素电路还包括一第一开关管T1和一第二开关管T2，例如，这些开关管均为薄膜晶体管。在一具体实施例中，本发明的像素电路适于AMVA(Advanced Multi-domain Vertical Alignment，高级多分域垂直配向)型液晶显示器、MVA(Multi-domain Vertical Alignment，多分域垂直配向)型液晶显示器或PSA(Polymer Stabilized Alignment，聚合物稳定配向)型液晶显示器。

[0040] 详细而言，第一开关管T1的源极电性连接至公共数据线D1，漏极电性连接至一第一子像素，栅极电性连接至第二扫描线G2。第二开关管T2的源极电性连接至公共数据线D1，漏极电性连接至一第二子像素，栅极电性连接至第一扫描线G1。其中，第二子像素还包括一像素电容Cpg2，该像素电容Cpg2的两端分别电性耦接至第二扫描线G2及第二开关管T2的漏极。类似地，第一子像素包括一存储电容Cst1和一液晶电容Clc1。第二子像素包括一存储电容Cst2和一液晶电容Clc2。存储电容Cst1的另一端电连接至第一共通电压Com1，液晶电容Clc1的另一端电连接至偏置电压CF。存储电容Cst2的另一端电连接至第二共通电压Com2，液晶电容Clc2两端分别电性连接至第二开关管T2的漏极和偏置电压CF。

[0041] 如图5所示，公共数据线D1上的信号Data持续为高电平。第一扫描线G1和第二扫描线G2的各自时序分别用时间期间t1～t4予以表述。在第一期间t1，第一扫描线G1为高电平且第二扫描线G2为低电平。在第二期间t2，第一扫描线G1保持高电平，且第二扫描线G2为高电平。在第三期间t3，第一扫描线G1为低电平，且第二扫描线G2保持高电平。在第四期间t4，第一扫描线G1为低电平，且第二扫描线G2为低电平。

[0042] 在一具体实施例，于第二期间t2内，第二开关管T2的漏极的电压电位Vb等于第一开关管T1的漏极的电压电位Va。于第三期间t3和第四期间t4内，藉由HSD架构和PSA架构的结合设计，使得不同子像素所需的电位差由第二扫描线G2所对应的两次馈通(feed-through)来产生。如此一来，在这两个时间期间内，第二开关管T2的漏极的电压电位Vb小于第一开关管T1的漏极的电压电位Va。

[0043] 采用本发明的像素电路，其第一薄膜晶体管的第一端电性连接至公共数据线、第二端电性连接至一第一子像素、控制端电性连接至第二扫描线，其第二薄膜晶体管的第一端电性连接至公共数据线、第二端电性连接至一第二子像素、控制端电性连接至第一扫描线，并且第二子像素的像素电容两端分别电性耦接至第二扫描线及第二薄膜晶体管的第二端。相比于现有技术，本发明无需设置充电共享用薄膜晶体管，因此可提升像素开口率和穿透率，此外，本发明还使得半源极驱动架构中的各子像素之间的耦合电容达到平衡，进而可消除因耦合电容不同所造成的亮暗线问题。

[0044] 上文中，参照附图描述了本发明的具体实施方式。但是，本领域中的普通技术人员能够理解，在不偏离本发明的精神和范围的情况下，还可以对本发明的具体实施方式作各种变更和替换。这些变更和替换都落在本发明权利要求书所限定的范围内。

标题	发布/更新时间	阅读量
像素-专利编号CN110364554A	2020-05-12	849
像素-专利编号CN106486060A	2020-05-11	693
像素结构-专利编号CN109686299B	2020-05-13	213
像素结构-专利编号CN111090198A	2020-05-13	77
像素阵列-专利编号CN111009185A	2020-05-13	400
像素-专利编号CN104834141A	2020-05-11	548
像素-专利编号CN101183196B	2020-05-11	648
像素-专利编号CN104834141B	2020-05-12	549
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像素-专利编号CN108231001A	2020-05-11	557

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