半导体集成电路器件

本发明涉及到半导体集成电路器件（IC），特别是涉及适用于

门阵列中做为一种半常規集成电路的技术。

门阵列包括的，例如有：输入——输出緩冲器部分和内部电路部分

以及在内电路部分里面形成许多单元，每个微单元内又包括许多门。

按照该类型的半导体集成电路器件，由于可以把连线分别连到大

量的主片上去 ，因此有可能将门阵列用各种变化形式的半导体集成电

路器件制成，这就是生产中的一大优越性。阵列还有其他优越性。

例如，由于大量生产主片，可以减小生产的花费，布线可以自动化进

行，当只要求一层布线时，还可减小生产工艺的循环周期。

这里使用的术语“门”意味着构成逻辑电路的一个最小单元，也

就是不能再分割的一个逻辑功能块，术语“微单位”意指用许多门构

成的逻辑功能块，例如多路调制器，触发器及其类似物，

同时，集成电路的制造 厂商还能够按照用户说明的在徽单位之间

做连线的要求制作每个门的内部连线。在门阵列中每个单元和线的布

置都是使用计算机辅助设计(C AD或自动设计 D A )进行的。

日立公司显著地发展了一种双极一互补一金属一氧化物——

半导体（下面简称B i — CMOS类型的门阵列，其中双极元件

和CMOSFEt（互补绝缘门场效应晶体管)是放在一个片子里面

的，其详细内容在日本专利申请号15 2 8 8 6/1 9 8 4中给以描

述过，本发明主要关系到如上所述的Bi — COM S 门阵列改进的

集成密度和布线技术，这种布线技术可以使门阵列的单元有效地加以

使用。

为了改进门阵列的集成密度，必须满足下列要求：

(1)在一个有限的半导体衬底上面必须形成较多数目的基本单元

(有关这方面情况将在后面说明）。

(2)必须有效地使用所有的基本单元

然而，在上面描述的双极一CMOS复合门阵列中，很难满足上

述（1 )与（2 )的要求，因为一个基本单元的面积趋向大于一个单纯

的C M 0 s单元的面积，而且还保证布线区域。

本发明的目的是提供一种新型的半导体集成电路器件，该器件具有

极好的髙速运算的性能，低的功率损耗和髙的集成度。

下面是本发明的典型实例，

1、沿一个予定方向例如X方向，在一片半导体衬底上需要布置大

量的基本单元，一个基本单元包括一个髙负载驱动容量的元件（也就是

双极晶体管），并且该元件具有低的功率损耗，也就是互补——金属一

本征一半导体场效应晶体管（下面简称CM IS EPTs ).

将具有髙负载驱动容量的该元件布置在基本单元的外围部位，电源

线布置在基本单元排列的X方向上，并可以连接到髙负载驱动元件上。

将低功率损耗元件布置在基本单元的中央，并将基本单元阵列的内部引

线在X方向或在同一层内的与X方向垂直的Y方向上延长，从而能使电

源线连到低功率损耗的元件上。

按照前面的所述的布置，当单元内部阵列的引线被延长时，电

源线是沿基本单元的外围部位延长这样就不会出现什么问题。因此可

以简化布线结构，并且可以实现更高的集成电路的集成密度。

2、许多基本单元阵列，其中每个阵列都由许多沿x方向排列的基

本单元依次组成的，沿Y方向这些基本单元之间以予定的间隙排列，构

成—个基本单元矩阵.用来连接该基本单元与另一个基本单元的连线有

下列两种，笫一个是内部布线（笫二布线）在基本单元阵列里面用来

把沿X方向的基本单元连接起来构成该基本单元阵列,笫二个是

外部布线（笫一布线），这些线沿着上述基本单元阵列之间予定宽度

上延长，并且传送基本单元阵列之间的信号.每个基本单元都有m个

第一信号输入端，可将其连到外部布线上以及n个笫二信号输入

端，只将其连到基本单元阵列的内部布线上，按照这种布置方法，每

个基本单元包括电路元件例如扩散层和电阻层，足以充分构成一个基

本电路，该电路可以基本上接收最大的M+n个信号输入。

代替这种M+n个端点的布置方法是可以连到外部布线上，除了

m个第一信号输入端以外，每个基本单元都埋置n个笫二信号输入

端，许有效地使用这些输入端，以便简化布线的叠层布置和布线结

构，并且为了改进集成密度的单元的利用效率。

图1表示一个门阵列的整个系统构造和各个方框中信号的逻辑

极；

图2是电路框图进一步详细表示图1所示的一个门阵列中微单位

级的电路结构；

图3是电路框图表示图3所示一个方框2 1 1的详细结构,其中

图3 ( A )表示逻辑符号,

图3 ( B )表示一个详细的电路结构,

图4表示图2所示的一个方框2 1 3的详细结构；其中

图4 ( a )是一个电路框图表示一个R — S触发器逻辑符号

的微单位实例；

图4（b） 是图4 ( a )所示R一S触发器电路的详细电路图；

图5 ( a )表示一个门阵列的整个平面电路设计；

图5 ( b )更详细地表示图5（ a )中所示的A城区的详细电路

设计；

图6 ( a )是一个平面电路设计框图主要表示在一个微单位中扩

散层和多晶硅层的排列情况；

图6 ( b )是器件的横断面视图，表示图6 ( a )所示的一个基

本单元沿X — X线剖开的横断面；

图6 ( c)是图6 ( a )所示基本单元的符号图；

图7 ( a)是一个电路图表示一个基本单元的结构；

图7 ( b )是用逻辑符号表示基本单元的结构图,

图8是一个,平面电路设计框图，表示按照本发明的一个实施方案

的一个基本单元的内部情况和基本单元之间和基本单元阵列之间的布

线情况；

图9、1 0和1 1是解释图表示本发明具有的特征,其中

图9(a）是平面视图用符号形式表示一个2端输入“与非”基 本单元；

图9(b)是一个平面视图用符号形式表示一个3端输入“与非” 基本单元；

图9 ( c )表示2端输入的“与非”微单位的逻辑符号；

图9 ( d )表示3端输入的“与非”微单位的逻辑符号；

图9 ( e )是一个用3端“与非” 电路的D型触发器的电路框图。

图1 0 ( a ) —（ d )是符号示意图，对于解释有效使用2端输

入“与非”型单元和3个输入“与非”型单元是有用的；

图1 0 ( e ) 一(h )是分别相应于图10(a) —10(d) 的逻辑符号示意图,

图1 0 ( i〉是一个用2端输入“与非”电路和—个反转器构成

的2位译码器的电路框图。

图11(a)、1 1 ( b ) 和 1 1 ( c )是解释图，对于解释当使

用3端输入“与非”型单元的特点和问题是有用的；其中

图1 1（ a )是一个3端输入“与非”单元的逻辑符号框图，

图1 1 ( b )是一个电路设计图：

图11(c)是一个电路设计图表示在基本单元阵列之间的布线情况；

图1 1（d )——1 1 ( f)表示当使用2端输入“与非"型单元时

的特点，分别相应于图1 1 (a ——11： c)；

图11（g)——11(i )表示当使用本发明改进的2端输入单元

时的特点，并分别相应于图11 a ——11 c）；

图1 2是一个门阵列的平面视图，表示本发明的四个特点（i )——

（iv）；

图1 3是一个基本单元的电路设计框图，对于解释没有使用本发明

时存在的问题是有用的；

图14是一个平面电路设计图，对于解释本发明的门阵列的布线规

则是有用的；

下面叙述最佳实施方案

a)在本发明之前发明人觉察到的问题

为了改进集成密度，下列概念是很重要的。

(1)为了在一个半导体衬底上组裝最大可能数目的基本单元在

布线层上包括足以构成一个门的电路元件，例如；扩散层，电阻，或类

似物.为了实现此目的，必须缩小一个基本单元占据的面积，一个门阵

列是集成电路时，其中排列着大量的成千上万个基本单元（有时这些基本

单元就做为单元），尽管一个基本单元占据的面积差别非常小，但是

当集成大量的基本单元时，这些小的差别被积累起来，使最后的集成密

度会有显著差别，

(2)在衬底中形成的基本单元必须有效地加以使用.既使在半导

体衬底中形成的大量基本单元，如果对形成的实际电路不能充分利用这

些基本单元的话，就失去其技术意义了.有效地利用单元主要取决于连

接大量单元中的每一个所用的布线实际上可以在一个有RKT布线空间内

延长。因此，除了可以延长布线之外，不能利用这些单元也是徒劳的.

当.然，用保证充分的空间容纳延长线，也可以改逬单元的利用率，但是 ,

集成密度会大大下降.

(3)一个逻辑电路，可以用合并在一个单元里的一些元件（扩散

层等等）构成，必須细心地选择一个逻辑电路。

例如，虽然一小2端输入"与非”电路和一个3端输入“与非”电

路可以分别用一个基本单元构成，当设计一个门阵列时，这些电路之间

会有各种各样差别，換言之，由于3端输入“与非”型单元的输入端数

目比2端输入“与非”型单元的多一个输入端.因此，前者占据的面积

将变得大的多。然而，一般来说，如果用户要求的所有电路都可以基本

上由3端输入“与非”型构成。当然，用3端输入的“与非”型单元可

以改进该单元的使用效率。相反，如果用由要求的电賂可以主要由2端

输入型单元构成的话，用2端输入 "与非”型单元，集成密度能得到更

多的改进。

因此每种类型的单元都各有其优点和缺点。而用户实际要求的电路

也是多样化的。有一些基本由3端输入“与非”电路组成，同时另外

一些基本上由2端输入“与非”电路组成。因此，根据过去的经验，必

须考虑每种类型单元的优缺点，同时进行细心地选择和比较它们之间的

优缺点。

b）门阵列的布线规则

参照图1 4解释布线规则，如图中所示，在x方向上排列着基本

单元阵列(B 0 ) 1 0形成一个基本单元阵列，在Y方向上徘列的基

本单元阵列，做为整体看，就构成了一个基本单元矩阵。

在B、C阵列之间的空间间隔（W1, W1’）是外部布线的延

长区域，在X方向的外部布线（1 00 0,1 0 0 0’）和Y方向的

外部布线（1001, 10 0 1’ , 1 0 0 1’’)是在这些区域的延 长线。

在B、C阵列里面的内部布线In是在每个B, C阵列里面X

和Y的两个方向上布置的，以便为了电连接每个基本单元。

如图所示，在X方向上的内部布线和外部布线（1 00 0,

1 0 0 0’）是由第一层铝线< Al 1>组成的•而在Y方向上的外

部布线（100 1, 1 00 1 ‘）是由笫二层铝线（Al 2 )组成。

C )本发明的特点，

为了使本发明更容昜地理解，在详细描述本发明的实施方案之

前，参照图9 一 1 2解释一下本发明的特点。

首先，假设一个D型触发器电路，例如图9所示的，是用3端输

入‘‘与非”型单元构成的。如果使用的是如图9 ( b )和9 ( d )所

示的3端输入“与非”型单元，上述触发器电路可以用6个基本单元

构成，如果使用如图9（ a )和9（c )所示的2端输入“与非’’单

元，那么需要9个基本单元< 1. 5X6=9 ）才能得到该触发器电

路.因此，如果使用3端输入“与非”单元，使用单元的数目是

2/3,这是十分有效的.

其次，假设—个2位译码器是用如图10(1)所示的2端输入

“与非”单元构成的，该2位译码器是由6个电路元件G — L组成，

在此情况下，用一个基本单元构成一个电路元件。

现参照图10(a) —1 0解释当使用2端输入“与非"

单元时，单元的使用效率，在实践中，只有5个基本单元

(0.5X2+1X4)对于2位译码器是有效地被使用。相反，当

使用3端“与非”单元时，单元的使用效率将参照图1 0(b )和

10(d)加以解释，在这种情况下，3个基本单元

0 . 3 3 X 2十0 .6 6 x 4=3.3）是有效地加以使用。換言

之对2端输入“与非”单元，其使用效率是1/6,而对于3端输

入“与非”单元，其使用效率是3.3 / 6,可见前者的使用效率大

于后者.因此，基本单元优缺点的变化视制造的（微单元）而

定。

本发明的特征之一是，所使用的单元类型可以拫据要制造的电路

及每个单本类型的优缺点适当地改变，并且可以最有效地形成所需要

的门阵列。

本发明的这个特点将参照图10和11加以解释.

,图1 1（a ） — 1 1 表示当使用 3端输入“与非"型单

元时本发明的特点，其中的11（a)是一个逻辑符号图，11（b

是它的详细布线图，11（c）表示在单元阵列之间延长的外部布线

的通道数目。图11 ( d ) — 表示当使用的是2端输入，

"与非”单元时本发明的特点，分别相应于图11（a）-11（c）

图11（g）-11（i）表示按照本发明使用改进的2端输入单元

时本发明的特点。并分别相应于图11（a） 一11(c).

首先，参照图11 ( b ),（c )和（h）比较一下一个单元占

据的面积，这里忽略了详细结构的解释，因为这将在其他地方描述。

图中用画有料线的部位表示用多晶硅形成的每个MOSFET

(金属——氧化物——半导体场效应晶体管)的门，起信号输入端的作

用。从图1 1 < a >中可见，在3端输入"与非”单元的情况，单元

的横向宽度随着第三信号输入端X a的宽度的,增加而增加，而整个横

向宽度为L1+ L2。为了有效地利用如图11 ( c )所示的三个信

号输入端，需要做2 1条外部布线.

另一方面2端输入"与非”单元的横向宽度也可以如图1 1 (a)

所示的只有L1 .因为从图11（c）中可以看到每个单元地址的信

号输入端的数目，所需要的外部布线的总数目可以只有1 6个，所以

B, C阵列之间的宽度是W1,可以认为它小于图11( C )中的宽 度W1。

改进的2端输入单元是基于上述2端输入“与非’’单元，所占据

的面积以及其布线通道数目如原来的一样。其差别在于改进的2端输

入单元中制作了笫三信号输入端，并且可以把该单元用作3端输入

“与非”单元无论何时寄要，就能使用这笫三端，

从未把第三端与外部布线相量，只有基本单元阵列的内部布线

LIN可以与其相连。

本发明的另一个特征在于改进的2端输入单元的电路设计，如图

1 2 ( i V )所示，双极晶体管做为髙负载驱动功能元件是布置在一

个单元中的单元两侧，同时把一个MOS元件布置在该单元的中央。

按照这种布置方法，Vcc线和地线OND )沿着该单元的两个边

缘延长，关于内部布线 的延长没有任何问题，如果双极元件

布置在单元的中心，M 0 S元件布置在单元两侧，如图13所示的那

样，那么V C C线和0 N D线必须通过该单元的中央延长，以致妨碍

了内部布线 的延长

上述的发明特点可以参照 1 2归纳如下，

1 )单元通常做为2端输入“与非”单元运用；

2)无论如何需要，可以用做3端输入“与非”单元，

3）其外部布线可以与2端输入“与非"单元的布线一样，从

而,可以减小基本单元阵列之间的空隙W1；

4)可以简化引线结构，因为双极元件是布置在外部位置上，而

M 0 S元件是布置在内部位置上

(d )本发明的实施方案：

下面将参照附图解释本发明的详细内容

图1表示本发明的门阵列（IC )的全部系统结构和门阵列的各

部位上的信号电平.从图中可以看到，该集成电路是由一个输入缓

冲器2 0, —个逻辑部分2 1基本上包括c M 0 s和输出缓冲器2 2

组成的.输入缓冲器20有电平转換功能（如果必要的话，还有逻辑

运算功能）。例如，它可以把从外面接收到的TTL电平的输入信号

Ina、 INb 和INc 转換成CMOS电平的信号，并且将它的输

出信号加到基本由C M 0 S组成的逻辑部分2 1上另一方面，例如

输出缓冲器2 2有把C M 0 s电平的信号转換成T TL电平信号的电

平转換功能，（如果必要的话，还有一个逻辑运算功能） 最后，例如

还能生产TTL电平的输出信号0 UT1， 0 UT2…,OUTm .

图2表示如图1所示系统更详细的内部结构.图中的逻辑部分

2 1中的编号2 11-2 1 n表示微单位，黑点或黑色尖稍部分表示

用双极电路构成的输出级的电路•(其余部分是用低功率耗尽型

c M o ss构成的）术语微单位（原文是"unit ceil"

或ma o r 0 cell )意指用许多逻辑元件构成的一个逻辑功能

块（该逻辑元件是构成一个逻辑电路和一个逻辑功能块的最小的和不

可再分割的单元），例如表示一个多路调制器或是—个触发器。微单

元的内部布线M集成电路（IC )制成的，同时微单元之同的布线

是按照用户的说明制造的.对每个单元的布置和进行布线都是用自动

设计进行的.

如己描述过的，每个微单元2 11-2 1n的输出门（输出缓冲

器），输入缓冲器2 0 1 — 2 0 n和输出缓冲器2 21— 2 2 m都是

由双极电路组成的高负载驱动类型的门.正是这个原因，可以使信号

延迟量基本上等于一个内部门的小信号延迟量，而与一个单元连到另

一单元的连线长短或负載的大小无关，这样就显著地提高了设计的灵 活性。

图2所示方框211有一个在图3和图3(B)中所示的

结构，其中（A )表示逻辑符号， 是详细的电路结构.

图2中的方框2 1 3,例如是如图4 （a)和4 ( b)构成的一

个R— S触发器电路.

其次，图1和2所示的集成电路（门阵列)的硅片1上的平面布

线将参照图5（ a )和图5 ( b }加以解释.如图5 ( a )所示，在

该硅片内有规则地排列着双极一CM 0 S单元（基本单元)的阵列，

围绕着该阵列排列着输入一输出缓冲器2 0, 2 2。围绕着最外一圏

布列着焊接垫片。

图5 (b) 是平面电路设计图，更详细地表示图5(a)中用虚

线圈起来的部分的布线结构。焊线12连到垫片1 1,垫片和输入一

输出缓冲器（2 On, 2 2 n>用笫一层铝（Al）线12相连接，

一条电源线V o c和一条地线（0 N C )由在输入一输出缓冲器

(2 0 n, 2 2 n )上被延长的笫二层铝< Al )线组此并且通过

各自的穿孔连到第一层铝线上。因此，Vcc线13和GND线14

都被延长共同到输入-输出缓冲器，和基本单元阵列上

上面解释了集成电路（I C )的全部结构。

然后，再一次解释本发明的改进特点.

图8详细表明在图5(b)中用虚线围住的区域B的平面电路设

计，图6 ( a )表示图5 ( a)和图5（ b )中所示的基本单元（有

时写成“B、C")的平面布线，该基本单元在所示的主要片子中有

扩散层.图6 ( b )是图6 (a) 由沿线X— X’’取的横断面视图。

图6 ( c〉是图6（ a )所示基本单元的一个符号图。图7（ a )表

示该基本单元的电路，而图7（c)表示为逻辑符号的基本单元，

术语“基本单元”意指在逻辑部分上电路设计结构的基本单位，

该逻辑都分是以预先设计好的图形为了构成一个电路所必須布置的构件。

参照图6 ( a )将解释基本单元1 0的布线结构。如图所示，基

本单元10由门30, 3 1, 32和多晶硅组成的M 0 S EF T的

井5 0和P井5 1组成的，P 扩散层3 5做为P — MO SFET的

源一漏，N+扩散层36作为N—MOSFET的源漏，扩散层

3 7, 4、（作为发射极E)构成两个双极NPN晶体管Q1，Q2，

扩散层3 8, 4 1 (作为基极B)、扩散层3 9，4 2(做为收集极

C ),和两个阻抗元件，此处是电阻R1 ,R2。图1 0是图6 (a

所示的基本单元10沿x — x’线剖开的断面图。

图7是表示基本单元1 0的电路，从这个电路图中可以肴到，表

面上看该“与非”门是一个2端输入型，但实质上却是一个3端输入

型，可以用予先布置的线加到基本单元1 0内部形成的元件上来构

成，图7 (b)是用符号型式表示的基本单元1 0.

图8表示在布线以后的基本单元1 0.

参照图1再次解释布线规则，在图中的区域I,I’里面把基本

单元1 0沿x方向(图纸的水平方向)规则地排列。下面称其为“基

本单元阵列”。

在基本单元内侧的布线是沿x方向和Y方向（垂直于X方向）用

笫一层铝线3 4制成的，在图中用粗线表示.

在基本单元阵列之间的引线（或称为微单位引线）是沿着图1所

示的X方向用第一层铝线5 1以及沿Y方向用虚线表示的第二层铝线

5 0制成的。图中的区域II是一个布线区，其由在x方向上将笫一层

铝引线（微单位布线）加以延长

上面解释了门阵列的基本结构.

然后，将说明本发明的效果和为什么可以得到这样的效果的原

因。

如己经描述过的，现在这里的基本里元是一个2端输入“与非”

门，但是在此处多合并了一个门，实际上的功能如一个3端输入

“与非”门.

该基本单元的平面布线情况如图2 a/所示，当使用这种改

进的2端输入结构时，由于下面原因可以减小单元占据面积，

参照图1 1( b ) , ( e )和 在（b )中单元面积增

加是因为用这种方法形成的门如同向双极元件的右边延长（用符号

xa表示的部分）。本发明人经所做的研究揭示了当图中的

L1 =3 2微米，L1+L2变成4 0微米，因此，如果使用改进

的2端输入单元，该单元面积可以减小2 0%.

按照上面描述的结构，还可以改进单元的有效使用效率。

換言之当形成一个电路（微单位）时，可以大大改进布线的

自由度，并且用3端输入“与非”型单元代替用2端输入“与非“

型单元可以减少门的数量，因为前者的输入端的数目大于后者的，

从而布线的自由度可以大大改进。然而，从单元使用效率这方面

看，在3端输入“与非”型单元的情况下，布线通道数目夹得比

较大，并且当构成各种微单位时，相反地，Al线的延长变成一个极

需解决的问题。单元浪费的数目变得比较大，片子的面积也增加了 .

当使用该基本单元阵列里面的一个内部引线连到合并了的第二信

号输入端时，上面描述的改进的2端输入实质上变成了一个3端输入

"与非”型单元。因此，可以减小电路结构中门的数目，由于第三信

号输入端从未连到延长区内的延长线上，所以引线通道的数目如同使

用2端输入“与非，’单元时的一样，其结果.可以避免由于增加引线

通道数目而增加片子的面积。

如前所述，本发明的一个特征在于减小一个单元本身占据的面积

并且用一个简单的线路结构可以在该单元内能够使使用效率得到改进。

本发明还有一个特点.

如图1所示，双极元件是放在MOSFET的两側，从而Vcc

线13和GND线1 4在平行于基本单元阵列中被垂直地延长。换言

之，在基本单元的输出级上，把图腾柱（推拉输出电路）连接的NPN

晶体管Q1和Q2放在MOSEFT的两侧，沿着该排列方向，Vcc

线和0N D线在单元的上面和下面延长。然后，可以在基本单元10

的中央部位以相同方式任意延长的笫一层铝线与基本单元阵列平行.

也就是，该区域插在V Cc线13和ON D线 4之间，布线的自由

度并没有因为存在VCC线1 3和GND线1 4受到限制。假如

v C c线1 3和GND线14是在单元1 0的中央延长的，那么在基

本单元阵列《I，I"…)内部引线之中沿Y方向的线必须比Vc c

线和GND线高出一阶，从而必须使用两层布线，因此，布线自由度

要下降，布线结构变得极为复杂。

甚至当双极元件Q1,Q2布置在 M o S F E T ( M1一 M6)

的两个外側（在单元的上面和下面），如同本发明的那样，MOBFE

M 0 S F ET( M1-M6)的门宽度M与单纯的C M 0 S单元相比

要减小许多微米这意味着在减小的区域中要重新布置双极元件Q1, .

Q2。因此，基本单元由于置有双极元件Q1 Q2, 所增加的占据面

积可以被减小。

另外，由于基本单元阵列I, I’的宽度WI，WI’必须是使

—些第一层铝布线3 4 (也就是有1 6个通道）可以沿X方向在基本

单元阵列I, I’中延长这种容许在Y方向放置双极元件的结构提供

了保证足够的宽度WI，WI’的优点，由于单元的小型化从而有可

能复制增加基本阵列内部布线的通道，如前所述，本发明能提供需要

很小消耗功率的，以高运转速度工作的和髙集成密度的集成电路，

本发明适合应用具有许多单元并且必须有效使月它们的集成电 路，

特别适用于门阵列.