本发明涉及半导体集成电路装置，特别是涉及对集成电路内的 电源系统进行了改善的半导体集成电路。

在现有的动态随机存取存储器(DRAM)中，较之直接应用外加 电源，当然，希望用集成电路自身来产生电压。即便是在集成电路内 部所必须的电压电平为多种的情况下，用集成电路自身产生电压的 办法也可使接在集成电路上的外加电源为单一电源。

在现有的DRAM中，所采取的方法是把外加电源电压作成为 单一电压，其余所必须的电压在集成电路内部产生。内部电压产生 电路有以下几种：供给基板电位或阱电位的基板电位产生电路、用做 内部电源的内部电源电压产生电路、用做内部基准电位的基准电位 产生电路，等等。

作为用做内部电源的电压产生电路，有升压电路和降压电路。 这些内部电压产生电路被用来提高集成电路对外部电源电压的动作 容限和确保可靠性。特别是近年来有使外加电源电压低电压化的 倾向，从而提出了内含升压电路的DRAM。

现有技术的构成例示于图21(a)-(d)。示于该图(a)的是不用 内部电源电压产生电路的例子，字线驱动采用自举电路方式，外围电 路直接使用外加电压。例如，在1M的DRAM和4M的DRAM中就 采取了这种方式。

示于该图(b)的是把内部降压电位产生电路的输出用作外围电 路的电源的方法，例如在16M的DRAM中就采用了这种方式。

示于该图(c)和(d)的例子是为了与外加电源电压的低电压化相 适应，不采用自举方式，而把升压电位产生电路的输出用作字线驱动 系统电路的电源。其中(c)示出的是把外加电源电压直接用做外围 电路的电源的例子。(d)示出的是把内部降压电位产生电路用做外 围电路电源的例子。这些方式可以考虑用于例如64M的DRAM中。

如前所述，在现有技术中把产生比外加电源电压还低的降压电 位产生电路用作DRAM的外围电路的电源，以及把产生比外加电 源电压还高的升压电位产生电路用作字线驱动系统电路的电源。

但是，如图22所示，现有技术的内部电源电压系统的升压电路 由外加电位VCC驱动，并把电位VCC升压到内部升压电位ΦP。降压 电路也与此相同，将输入的电位VCC降压为内部降压电位ΦD。若采 用这样的构成，则当电位VCC的电平变动时，内部升压电位ΦP和 内部降压电位ΦD的电位电平将随着一起变动。

在集成度低且动作速度比较慢的一代DRAM中，上述变动处 于允许误差的范围之内，但考虑今后的64M、256M、1G、…这样的超 大规模集成和超高速动作的一代DRAM时，内部电源电压的微弱 的变动就足以形成误动作的根源。

本发明是鉴于上述各点而发明的，其目的是提供一种即使外加 电源电位发生了变化也可抑制内部电源电位变化的半导体集成电 路。

为了实现上述目的，本发明的半导体集成电路装置的特征是具 备有集成电路部件、电位变换装置及电位产生装置。上述电位变换装 置通过用某一电位电平进行限制的办法把外加进来且有电位电平变 动的第1电位变换成可得到电位变动小的恒定电位区域的第2电 位。上述电位产生把上述第2电位用做电源进行驱动，并产生第3 电位。此第3电位至少被用做上述集成电路的动作电源。

本发明还具有这样的特征：上述变换装置是一种用某一电位电 平限制第1电位的降压电路。上述产生装置是一种把上述第2电位 用做电源进行驱动的升压电路，在保持反映上述第2电位的恒定电 位区域不变的情况下对上述第3电位进行升压。

此外，本发明所涉及的半导体集成电路装置的其它方案的特征 是具备有集成电路部件、变换装置、第1产生装置和第2产生装置。 变换装置把外加的且有电位电平变动的第1电位通过用某一电位 电平进行限制的办法变换成可得到电位变动小的恒定电位区域的 第2电位。第1产生装置把上述第2电位用做电源进行驱动并产生 第3电位。此第3电位至少用做上述集成电路部件内部的电路的动 作电源。第2产生装置利用第3电位产生第4电位。该第4电位至 少被用作上述集成电路部件内部的其它电路的动作电源。

本发明的半导体集成电路装置的又一方案的特征是具备有集成 电路部件、变换装置、第1产生装置、第2产生装置和第3产生装 置。上述变换装置通过用某一电位电平进行限制的办法把外加的且 有电位电平变动的第1电位变换为可得到电位变动小的恒定电位 区域的第2电位。上述第1产生装置以上述第2电位为电源进行驱 动并产生第3电位。上述第2产生装置应用上述第3电位产生至少 用做上述集成电路部件内的电路的动作电源的第4电位。上述第3 产生装置把上述第2电位用做电源进行驱动并产生第5电位。第5 电位用做上述集成电路部件内的其他电路的动作电源。

如果是具有上述结构的半导体集成电路装置，则产生用于至少 使集成电路动作的第3电位的产生装置把第2电位用作电源进行驱 动。上述第2电位通过用某一电位电平限制外加第1电位的办法而 获得电位变动小的恒定电位区域。即由于用第2电位作为其动作电 源，故即使外加第1电位发生了变动产生装置的动作状态也基本不 变。所以，用此产生装置可以恒定地产生变动小的第3电位。

再有，如果变换装置是降压电路而上述产生电路是保持反映上 述第2电位的恒定电位区域不变的状态下而把上述第3电位进行升 压的升压电路，则除了可实现上述目的之外，在保持反映其恒定电位 不变的情况下使得用某一电位电平对第1电位进行了限制的第2 电位升压，就可得到第3电位。为此，和仅仅使之产生只用某一电位 电平限制第1电位而得到的恒定电位区域的电位的装置相比，还扩 大了第3电位的恒定电位区域的范围。这样，就扩大了装置的动作容 限，更难于发生误动作。充电泵电路是可以进行这种升压的升压电 路。

另外，用其它的形式也可得到同样的作用。在此处所说的其它 的形式中，把上述第2产生装置做成为源跟随器型降压电路。这种源 跟随器型降压电路中含有绝缘栅型FET，其漏极上加有上述第1电 位并从源极输出上述第4电位。该绝缘栅型FET的栅极上加有上 述第3电位。按这种结构，首先可以比较单纯地构成降压电路。

而且，用第3电位(即升压后的电位)驱动绝缘栅型FET。因此， 可以扩大具有降压电位ΦD的恒定电位区域102的范围，从而扩大 动作容限。

再有，当使上述第3电位比上述降压电位提高一个源跟随器型 绝缘栅型FET的阈值那么大的量值时，可以把上述降压电位作为内 部电源电位设定为具有理想的变化率：电位低的时候呈现出与外加 的第1电位低时的变化率相同的变化率，电位高时，呈现出比外加 第1电位高时的变化率小的变化率。

此外，另外一些其它形式也可以得到同样的作用，而且，由于设 有向集成电路供电的两个供电系统，即第3电位系统和第5电位系 统，故当产生第4电位时，不受集成电路的影响。另外，由于设有第1 和第2产生装置，故可以分别独立地设定用于产生第4电位的第3 电位和用于集成电路的第5电位。

以下对附图进行说明：

图1是本发明的第1实施例的动态RAM的框图。

图2是示于图1的升压电路的框图。

图3是示于图2的电压控制电路的电路图。

图4是示于图2的振荡电路的电路图。

图5是示于图2的缓冲电路的电路图。

图6是示于图2的充电泵电路的电路图。

图7是示于图1的源跟随器型降压电路的电路图。

图8是示于图1的起动电路的电路图。

图9是示于图1的字线驱动系统电路和外围电路的局部电路 图。

图10是示于图9的电平移位器的电路图。

图11是概略性的框图，它仅仅给出了示于图1的动态RAM 的主要部分。

图12是一个概略性的框图，它仅仅给出了本发明的第2实施例 所涉及的动态RAM的主要部分。

图13的概略性框图仅仅给出了本发明的第3实施例所涉及的 动态RAM的主要部分。

图14的概略性框图仅仅给出了本发明的第4实施例所涉及的 动态RAM的主要部分。

图15的电路图示出了字线驱动系统电路的其它的例子。

图16的电路图示出了字线驱动系统电路的另外一种例子。

图17的电路图示出了字线驱动系统电路的另外一个例子。

图18给出了内部升压电压的特性，(a)为应用现有技术的装置 所产生的内部升压电压的特性图，(b)为用本发明的装置所得到的内 部升压电压的特性图。

图19示出了内部降压电压的特性，(a)为用现有技术的装置所 得到的内部降压电压的特性图，(b)为用本发明的装置所得到的内部 降压电压的特性图。

图20示出了内部电源电压的特性，(a)为用现有技术的装置所 得到的内部电源电压的特性图，(b)为用本发明所涉及的装置得到的 内部电源电压的特性图。

图21示出了现有技术的动态RAM的方式，(a)图示出了自举 电路方式，(b)图示出了在自举电路方式中，用降压电位驱动外围电 路的方式，(c)图示出了用升压电位驱动字线的方式，(d)图示出了在 用升压电位驱动字线的方式中用降压电位驱动外围电路的方式。

图22示出了现有技术的动态RAM的内部电源系统。

实施例

以下，用实施例说明本发明。当进行这种说明之际，在所有附图 中给相同的部分注上相同的参照符号以避免重复说明。

图1是本发明的第1实施例的动态RAM的框图。

如图1所示，在IC芯片内设有：用外加电压VCC产生基准电压 ΦR的基准电压产生电路2；加上外加电位VCC(外部电源)后，在规 定时间之后输出复位信号的电源接通复位电路3；在复位信号SR下 降之前由基准电位ΦR输出内部降压电位ΦD的起动电路4；由降压 电位ΦD与接地电位GND的电位差驱动并把降压电位ΦD升压为 降压电路所使用的升压电位ΦP1的降压电路用升压电路5；用升压 电位ΦP1控制并把外加电位VCC降压为内部降压电位的源跟随器 型降压电路6；由降压电位ΦD与接地电位GND的电位差进行驱 动并把降压电位ΦD升压为字线驱动系统所用升压电位ΦP2的字 线驱动系统电路，用升压电路7；分别含有用降压电位ΦD与接地电 位GND的电位差以及用升压电位ΦP2与接地电位GND的电差进 行驱动的集成电路部件8。第1实施例所涉及的装置是动态RAM， 作为主要电路，在集成电路部分8中设有存储单元阵列9、字线驱动 系统电路10和外围电路11。

下边对其动作进行说明。

加上外部电源之后，基准电压产生电路2产生基准电压ΦR，几 乎与此同时，电源接通复位电路输出“H”电平的复位信号SR。“H” 电平的复位信号SR被输入到起动电路4上，而基准电压ΦR则分别 输入到起动电路4、升压电路5和7上去。起动电路4接受了基准电 压ΦR的输入和“H”电平的复位信号SR的输入后导通，并在复位 信号SR为“H”电平期间连续输出降压电位ΦD。降压电位ΦD作为 高电位电源供给升压电路5和7以及集成电路部件8(字线驱动系 统电路10、外围电路11)。升压电路5和7通过供给降压电位ΦD而 被加上了驱动电源。因此，升压电路5和7导通并分别输出升压电 位ΦP1和ΦP2。升压电位ΦP1被输入到源跟随器型降压电路6，升 压电位ΦP2作为高电位电源被供给集成电路部件(字线驱动系统 电路10)。降压电路6在升压电位ΦP1为“H”电平期间持续导通，并 把外加电位VCC降为降压电位ΦD，继续输出降压电位ΦD。这时，电 源接通复位电路3与电源接通后到降压电路6输出降压电位ΦD的 这一时间的同时，把复位信号SR从“H”电压下降为“L”电平。起动 电路4接受到“L”电平的复位信号SR的输入之后而截止，此后，由 起动电路4代替降压电路6输出降压电位ΦD。

下边，对升压电路5和7进行说明。

图2是示于图1的降压电路用升压电路5和字线驱动系统电路 用升压电路7的框图。

示于图1的升压电路5和7的构成两者相同，故参照一个附图 同时进行说明。

如图2所示，升压电路5和7由电压控制电路12、振荡电路13、 缓冲电路14、充电泵电路15和反馈通路16构成。电压控制电路输 入基准电位ΦR并把升压电位(升压电路5和7的输出)ΦP控制为 设定电位。振荡电路13以降压电位ΦD与接地电位的电位差作为动 作电源并用来自电压控制电路12的控制信号S0、BS0(开头的B表 示反转信号)进行控制，并产生用于驱动充电泵电路的电容器的时钟 信号CLK。缓冲电路14以降压电位ΦD与接地电位的电位差为动 作电源并把时钟信号CLK变换为适用于驱动充电泵电路的电容器 的时钟信号CLK0；充电泵电路15以降压电位ΦD与接地电位的电 位差作为动作电源，并用时钟信号CLK0进行控制把降压电位ΦD 升压为升压电位ΦP而输出；反馈通路16把升压电位ΦP反馈到电 压控制电路12上去。

下边，参照升压电路的各个方框的电路结构，说明其动作。

图3是示于图2的电压控制电路12的电路图。

如图3所示，电压控制电路12主要由电压产生单元17和控制 信号产生单元18构成。

外部电源接通后，基准电位ΦR被输入到电压产生单元17的 N沟MOSFET(以下称之为NMOS)19的栅极。这样一来， NMOS19导通，其漏极变为低电位。从NMOS19的漏极取出“L”电 平的内部电压信号SC并把“L”电平的信号SC提供给控制信号产 生单元18的倒相器20的输入。倒相器20由降压电位ΦD与接地电 位的电位差驱动。当把降压电位ΦD供给到倒相器20的电源端子上 时，倒相器20将输出“H”电平的控制信号S0。信号S0又被供给于 倒相器21的输入。倒相器21也和倒相器20一样由降压电位ΦD和 接地电位的电位差驱动。倒相器21输出“L”电平的控制信号BS0。

另外，省略了关于基准电压产生电路2的具体电路，一般基准 电压产生电路2是对外加电源电压依赖性低的电路。

图4是示于图2的振荡电路13的电路图。

如图4所示，振荡电路13是一个环形振荡器，它主要由互相串 接的五级CMOS倒相器22-26和把最后一级倒相器26的输出反 馈到最初一级倒相器22的输入上去的反馈回路27构成。这五级 CMOS倒相器22-26分别由降压电位ΦD与接地电位的电位差驱 动。

控制信号S0被输入到PMOS28的栅极上。PMOS28的源极连 到供有降压电位ΦD的电源端子上，漏极连接到第二级倒相器23 的输入端。与此同时，控制信号S0还被输入到NMOS30的栅极上。 NMOS30的栅极连接到接地端子上，漏极连到第一级倒相器22的 NMOS29的源极。

此外，控制信号BS0被输入到PMOS32的栅极上。PMOS32的 源极连到供有降压电位ΦD的是源端子上，漏极连到第二级倒相器 23的PMOS31的源极上。与此同时，控制信号BS0还被输入到 NMOS33的栅极上。NMOS33的源极连到接地端子上，漏极连到第 三级倒相器24的输入端。

由于在控制信号S0为“H”电平，BS0为“L”电平时，PMOS28 和NMOS33截止，NMOS30和PMOS32导通，故五级CMOS倒相 器22-26上分别供给动作电源。这样，振荡电路13激活，振荡产生 规定的时钟信号CLK。

图5是示于图2的缓冲电路14的电路图。

如图5所示，缓冲电路14由互相串接的两级倒相器33、34构 成。这两级倒相器33、34分别由降电位ΦD与接地电位的电位差驱 动。

时钟信号CLK被供给到倒相器34的输入端，并被变换成驱动 充电泵电路15的适宜的时钟信号CLK0从倒相器35输出。

图6是示于图2的充电泵电路15的电路图。

如图6所示，充电泵电路15由两个二极管36和37及两个电容 器38、39构成。上述两个二极管在供给降压电位ΦD的电源端子和 生成升压电位ΦP而输出的输出端子之间正向互相串接。电容器38 的一个电极连到二极管36的阴极与二极管37的阳极之间。另一电 极连到供给时钟信号CLK0的输入端子上。电容器39的一个电极 连到二极管37的阴极上，另一电极则接地。

当把时钟信号CLK0输入到电容器38的另一电极上去的时 候，二极管37的输出节点的电位将变得比降压电位ΦD还高，生成 升压电位ΦP。此升压电位ΦP被反馈到示于图3的电压控制电路 12的电压产生单元17上去。

如图3所示，电压产生单元17在供给升压电位ΦP的电源端子 和接地端子之间串接有电阻40和41。电阻40和电阻41的连接点被 连接到源极接地的NMOS42的栅极上去。

升压电位ΦP使用由电阻40和电阻41组成的电阻分压进行电 压变换，变换成变换电位ΦS。在这里，变换电位ΦS与基准电位ΦR 进行比较。在升压电位ΦP比设定电位低时，NMOS42截止，反之则 导通。

在NMOS42持续截止时，电压产生单元17输出“L”电平的内 部电压信号SC，故将进行上述那样的动作。产生时钟信号CLK和 CLK0，故充电泵电路15持续使降压电位ΦD升压。

与此相反，在NMOS42已导通时，NMOS42将分别使PMOS43 和PMOS44导通。PMOS43的源极连到供给外加电位VCC的电源端 子上，漏极接到了NMOS19的漏极上。PMOS44的源极连接到提供 给外加电位VCC的电源端子上，漏极连接到NMOS42的漏极上。因 此，内部电压信号SC将变成“H”电平，控制信号S0变为“L”电平， BS0变为“H”电平。一旦控制信号S0变为“L”电平，BS0变为“H” 电平，则示于图4的振荡电路13的NMOS30、PMOS32就截止， PMOS28和NMOS33导通。这样，第一级和第二级倒相器22和23 上将变为不供给动作电源，从而未激活。第三级倒相器24的输入 上，在控制信号BS0为“H”电平期间，输入“L”电平的信号，故倒相 器24持续输出“H”电平的信号。这样，被固定为“H”电平而不产生 时钟信号CLK。于是，充电泵电路15不再使降压电位ΦD升压。

如上所述，示于图1的升压电路5和7两者的结构相同，但降压 电路驱动所用的升压电位ΦP1和字线驱动系统电路所用的升压电 位ΦP2则可分别设定为不同的值。在这种情况下，例如缓冲电路14 的晶体管的大小和阻抗，以及充电泵电路15的电容器的耦合比等 可分别进行调节以获取最佳升压电位。

下面对源极跟随器型降压电路6进行说明。

图7是示于图1的源极跟随器型降低电路6的框图。

如图7所示，降压电路6由把漏极连接到供给外加电位VCC的 电源端子上并从源极输出降压电位ΦD的NMOS45构成，NMOS- 45是源极跟随器型降压电路的驱动器，NMOS45的栅极上供给来 自升压电路5的升压电位ΦP1。此源极跟随器型降压电路6是具有 利用NMOS45的阈值压降来产生内部降压电位ΦD这种功能的电 路。另外，降压电路6的输出为内部降压电位ΦD，但由于在接通电 源时不动作，故附有起动电路4。起动电路4是在接通电源时仅在 从电源接通到降压电路6开始动作这段期间内产生降压电位ΦD的 电路。

下面，说明起动电路4的构成。

图8是示于图1的起动电路4的电路图。

起动电路4是在外部电源接通时、在源极跟随器型降压电路6 动作以前产生降压电位ΦP的电路，其基本结构与反馈式降压电路 相同。

外部电源接通之后，电源接通复位电路3输出“H”电平的复位 信号SR。将“H”电平的复位信号SR分别供给到PMOS46的栅极、 NMOS47和48的栅极上。PMOS46的源极与供给外加电位VCC的 电源端子相连接，NMOS47和48的源极接地。这样，在接入外部电 源之后的瞬间，PMOS46截止，NMOS47和48分别导通。

此外，基准电位ΦR从基准电压产生电路输入到NMOS49的 栅极。NMOS49的源极被连接到NMOS47的栅极上。这样，通过使 NMOS49导通，NMOS49的漏极变为低电位。从NMOS49的漏极 可以取出“L”电平的内部电压信号SCO。“L”电平的信号SC0被供 给到PMOS51的栅极上。PMOS51的源极连到供给外加电压VCC的 电源端子上，漏极连到电阻50的一端。在电阻50的另一端与 NMOS48的漏极之间插入有电阻52。PMOS51由于栅极输入“L”电 平的内部电压信号SCO而导通。这样，将从PMOS51的漏极与电阻 50的连接点上输出降压电位ΦD。在电阻50与电阻52的连接点上， 还连接有其源极连到NMOS47的漏极上的NMOS53的栅极。降压 电位ΦD被用电阻50和52进行的电阻分压进行电压变换，变换成 变换电位ΦS0。在此，变换电位ΦS0与基准电位ΦR进行比较。在降 压电位ΦD比设定电位低的时候，NMOS53截止。因此从NMOS49 的漏极持续输出“L”电平的内部电压信号SC0，使PMOS51的阻抗 下降，使降压电位ΦD上升到设定电位。

与此相反，在降压电位变得比设定电位高的情况下，NMOS53 将导通。NMOS42分别使PMOS54和PMOS55导通。PMOS54将 源极连接到供给外加电位VCC的电源端子上。漏极连接到NMOS49 的漏极上。PMOS55把源极连到供给外加电位VCC的电源端子上， 把漏极连到NMOS53的漏极上。因此，使内部电压信号SC0变成“ H”电平，使PMOS51的阻抗上升，使降压电位ΦD下降到低于设定 电位。

电源接通复位电路3产生复位信号SR。复位信号SR在投入外 加电源时为高电平，随后，即在示于图1的降压电路6变为开始输出 降压电位ΦD的时刻变成“L”电平。一旦复位信号SR变成“L”电 平时，PMOS46就导通，使PMOS51的栅极变成高电位，使 PMOS51截止，进而使NMOS47和48截止。这样，起动电路4上就 不供给动作电源。停止其动作。

以下，对示于图1的集成电路部分8进行说明。

图9是示于图1的字线驱动系统电路10和外围电路11的部分 电路图。

如图9所示，作为动态RAM的外围电路11的例子，该图示出 了字线驱动器选择电路56和行译码器电路57。此外，作为字线驱动 系统电路10的例子，该图示出了用升压电位ΦP2驱动一条字线的 字线驱动器电路。

字线驱动器选择电路56由NAND门电路58构成。上述 NAND门电路58输入多个地址信号，并将这些地址信号进行组合 之后输出一个译码信号SDWL。同样，行译码器电路57由NAND 门电路59构成。上述NAND门电路59输入多个地址信号并将这些 地址信号进行组合之后，输出一个译码信号SWL。这两个NAND 门电路58和59用降压电位ΦD与接地电位之间的电位差驱动。

将译码信号SDWL供给到电平移位器60的输入和倒相器61 的输入端。译码信号SDWL的最大电位在电平移位器60中实质上 被电平移位为升压电位ΦP2的放大信号SD1WL。

在字线驱动器选择电路56输出“H”电平的译码信号SDWL的 时候，从电平移位器60的输出向PMOS62的源极供给“H”电平的 放大信号SD1WL。因此，把动作电源供给由PMOS62和NMOS63 组成的CMOS倒相器64，使倒相器64激活。倒相器64激活，根据来 自行译码器57的译码信号SWL的“H”或“L”，向图中没有画出来 的字线输出最大电位大体上为升压电位ΦP2的升压电位ΦP2WL， 用升压电位驱动字线。

若驱动字线的驱动器MOSFET是P沟型，则因为即使外加电 源电压低时也可把字线升压得足够高，所以是近年来引人注目的一 种方式，在这种情况下，当然希望作为电源供给字线驱动系统电路 的升压电位ΦP2为稳定而无电位变动的电位。

另外，译码信号SWL的最大电位也在电平移位器65中被电平 移位为升压电位ΦP2的放大信号S1WL。

与上述相反，在字线驱动器选择电路56输出“L”电平的译码信 号SDWL的时候，从电平移位器60的输出向PMOS62的源极供给 “L”电平的放大信号DS1WL。因此，CMOS倒相器64上就变得没 有动作电源了，倒相器64未被激活。这时，倒相器61输出“H”电平 的信号。将此“H”电平信号输入到NMOS66的栅极，其漏极连接到 倒相器64、而源极接地。这样，NMOS66导通，在输出“L”电平的译 码器信号SDWL期间，倒相器64的输出固定为“L”电平。倒相器66 由降压电位ΦD与接地电位之间的电位差驱动。

图10是示于图9的电平移位器60、65的电路图。

示于图9的电平移位器60和65的构成相同，故参照一个附图 进行说明。

如图10所示，译码信号SDWL(或SWL)供给到源极接地的 NMOS67的栅极和倒相器68的输入上。

一旦把“H”电平的译码信号SLWL(或SWL)供到NMOS67 的栅极上，则NMOS67导通，使源极与升压电位ΦP2相连的 PMOS68的栅极变成低电位。于是，PMOS68导通，输出最大电位 几乎等于升压电位ΦP2的放大信号SD1WL(或S1WL)。

另外，在把“L”电平的译码信号SDWL(或SWL)供给到 NMOS67的栅极上时，NMOS67导通。这时，倒相器68输出“H” 电平的信号。此“H”电平的信号供给到源极接地且漏极连到PMOS- 68的漏极上的NMOS69的栅极。于是，NMOS69导通，在输出 “L”电平的译码信号SDWL(或SWL)的期间，把电平移位器60(或 65)的输出固定为“L”电平。此倒相器68由降压电位ΦD与接地电位 的电位差驱动。

在用上述第1实施例说明过的动态RAM中，包含着下面说明 的重要结构。

图11是一个概略性的框图。它仅仅示出了图1所示的动态 RAM的主要部分。

首先，把内部降压电路6的降压电位ΦD用作电源驱动内部升 压电路5和7。若采用把升压电路5和7的动作电源当作降压电位 ΦD的方式，则即使外加电压VCC变动，升压电路5和7的动作也几 乎不变化。就是说，采用用某一电位电平限制降压电位ΦD的办法， 得到了电位变动小的恒定电位区域。要是此恒定电位区域中外加电 位VCC发生变动，升压电路5和7的动作电源电压不变。于是，可以 确保升压电路5和7本身的动作容限。

此外，通过使降压电位ΦD升压，可以得到升压电位ΦP。这不 仅可以防止因外部电源电压的变动而引起的内部升压电位ΦP的变 动，还可以使半导体集成电路装置用宽范围的外部电源电压工作。

图18示出了内部升压电压的特性。(a)为用现有技术的装置得 到的内部升压电压的特性图。(b)为用本发明所涉及的装置得到的 内部升压电压的特性图。

如图18(a)所示，在通过使外部电源电位VCC升压而得到的内 部升压电位ΦP中，如图中参照符号A所示，假定外部电源电压从 VCCa到VCCb的范围内变动，则内部升压电位ΦP在ΦPa到ΦPb的 范围内变动。

如图18(b)所示，通过用某一电位电平限制外部电源电位VCC， 就会获得降压电位ΦD，该降压电位ΦD得到了在IC内部电源电压 变化率小的区域(即恒定电位区域100)。而且在保持反映在其恒定 电位区域的状态下将该降压电位ΦD升压以得到升压电位ΦP。在这 样获得的升压电位ΦP中，具有IC内部电源电压变化率小的区域 (恒定电位区域)101。因而，即使是外部电源电位从VCCa变化到 VCCb，只要是在恒定电位区域101的范围内的变动，升压电位ΦP就 不会变化。于是，可以防止外部电源电压的变动所带来的内部升压 电位ΦP的变动。如果是这样的结构，则无论把例如5V还是把3. 3V的电源电压供给半导体集成电路装置，也能够实现使半导体集 成电路装置象正常情况一样动作而没有误动作，即以宽范围的外部 电源电压进行的动作。

此外，若令升压电路5和7的电源为降压电路6的输出电位， 则也可以把升压电位ΦP设定为低于外部电源电压VCC，从而在外 部电源电压VCC高的情况下，也可以保证其动作。

再有，即便是在现有技术的装置中，用电压控制电路控制产生 升压电位ΦP的升压电路，也可以形成IC内部的升压电位ΦP变化 率小的区域，但由于升压电位ΦP是用升压电路产生的电位，故不可 能设定得比作为升压电路电源的电位VCC还低，只能在极其有限的 区域内形成升压电位ΦP的变化率小的区域。此外，还将产生由于 升压电路的电源电位VCC的变动而使升压电路的振荡频率或电流供 给能力变化的问题。

此外，在第1实施例的装置中，可以独立地控制用于产生外围 电路驱动用降压电位ΦD的升压电位ΦP1和字线驱动用升压电位 ΦP2。

希望在考虑到动作速度、消耗电流和定时容限等等的情况下对 用于产生降压电位ΦD的升压电位ΦP1进行电位设定。另外字线驱 动用的升压电位ΦP2希望在考虑到存储单元的暂停(pause)特性、 传输晶体管特性、充放电电流和可靠性等等的情况下进行电位设 定。因而，通过独立地变化升压电位ΦP1和升压电位ΦP2而使其最 佳化，可以改善DRAM整体的特性。

再者，不仅在DC电位设定的自由度这一点上，而且在考虑AC 动作的情况下使升压电路独立也是有效的。这是因为，供给到字线 驱动系统电路10的升压电位ΦP2，由于伴随着字线驱动系统电路 的动作要进行充放电，故产生时间性的变动。因为在将此升压电位 ΦP2连接到作为源跟器型降压电路的驱动器的MOSFET的栅极的 情况下，供给到外围电路11上去的降压电位也随着字线驱动系统 电路的动作而变动，将引起动作容限的降低。

这一点如图11所示，除去被设置为驱动字线驱动系统电路的 升压电路7之外，另设置一个用于向源极跟随器型降压电路6的驱 动器MOSFET的栅极供给电位的升压电路5。即，在第1实施例所 涉及的装置中，设有两个供给升压电位的供电系统。如果设置两个供 电系统，电路构成将变得复杂，但由于向源极跟随器型降压电路6供 给升压电位ΦP1的升压电路7电流能力可以极小，故电路的复杂 化并不引起芯片尺寸的增大。因而，比起电路构成变得复杂这一缺点 来，由于可以独立地设置用于产生降压电位ΦD的升压电位ΦP1和 用于字线驱动的升压电位ΦP2，使字线驱动系统电路10的动作不 会引起用于产生降压电位ΦD的升压电位ΦP1的变动这一优点更 为突出。

此外，采用源极跟随器型降压电路6可以比较简单地构成降压 电路，还易于在IC内部的多个地方分散配置降压电路，故适于在IC 中集成。

此外，如图7所示，在源极跟随器型降压电路6中，在使用源极 跟随器型的NMOS45的情况下，把升压电位ΦP1供给NMOS45的 栅极较好。

图19是给出内部降压电压特性的特性图。(a)是用现有的装置 所得到的内部降压电压的特性图，(b)是本发明所涉及的装置的内部 降压电压的特性图。

如图19(a)所示，在把外加电压VCC用某一电位进行限制而得 到的限制电位VC供给到NMOS45的栅极上去而得到降压电位ΦD 的情况下，降压电位ΦD所具有的恒定电位区域102的范围变窄。假 定外部电源电压超过恒定电位区域102的范围变动到VCCa，则降 压电位ΦD将变为降压电位ΦDa。

这一点，如图19(b)所示，在把降压电位ΦD供到NMOS45的 栅极而获得降压电位ΦD的情况下，降压电位ΦP所具有的恒定电 位区域102的范围可以变宽，从而扩大了动作容限。

此外，作为理想的内部电源电压，该内部电源电压在外部电源电 压VCC低的时候呈现出与此电压VCC相同的变化率，反之，当外部电 源电压高时呈现出比该电压VCC的变化率小的变化率。即呈现示于 图19(b)的降压电位ΦD的那种特性。为了实现这样的特性，把升压 电位ΦP1供给NMOS45的栅极。而且，把升压电位ΦP1设定为比 降压电位ΦD大一个NMOS45的阈值的量值；通过使升压电位ΦP1 降低一个NMOS45的阈值而得到的降压电位ΦD变成示于图19 (b)那样的特性。

下边，对本发明的第2实施例所涉及的动态RAM进行说明。

图12是一个概略性的框图，它仅仅画出了本发明的第2实施例 的动态RAM的主要部分。

如图12所示，在把升压电路5所产生的升压电位ΦP2用做用 于驱动字线的字线驱动系统电路10的电源，把降压电路70所产生 的降压电位ΦD用做外围电路11的电源的装置中，把降压电路70 所产生的降压电位ΦD用做升压电路5的电源。

即使是这样的结构，由于升压电路5把降压电位ΦD用做电 源，所以和第1实施例的装置一样，特别是如参照图18(b)所说明过 的那样，能够得到可以扩大动作容限的效果。在本说明中，如已经叙 述过的那样，由于希望使升压电路5所产生的升压电位ΦP2的输 出比之外部电源电压也具有和内部降压电位的特性相同的恒定电位 区域，所以用内部降压电路的输出电位ΦD比直接用外部电源电压 VCC作为升压电路5的驱动电源更为合适。

此外，在图12所示的装置中，和第1实施例一样，把升压电位分 割为产生降压电位所使用的升压电位ΦP1和集成电路驱动所使用 的升压电位ΦP2。但在降压电路所用的升压电路7中，却并不一定 要用降压电位ΦD驱动，因为仅仅驱动降压电路70。此外，对降压电 路70来说，也不限于源跟随器型，只要是可用某一电位电平限制外 部电源电位VCC的电路即可。

下面，说明本发明的第3实施例的动态RAM。

图13是一个概略性的框图。它仅仅画出了本发明的第3实施 例的动态RAM的主要部分。

如图13所示，升压电位ΦP的供电系统不一定要设两个系统。

即便是这样的结构，由于把降压电位ΦD用作电源驱动升压电 路5，故和第1实施例的装置一样，特别像参照图18(b)所说明的那 样，能够获得可扩大动作容限的效果。

以下说明本发明第4实施例的动态RAM。

图14是一个概略性的框图。它仅仅画出了本发明第4实施例 的动态RAM的主要部分。

如图14所示，升压电位ΦP的供电系统未设两个系统，而且也 可以不把降压电路做成为源极跟随器型的降压电路。

即便是这样的结构，由于是把降压电位ΦD用作电源驱动升压 电路5，所以和第1实施例所涉及的装置一样，也可以扩大动作容 限。

本发明不局限于上述第1-第4实施例的装置，本发明可有各 种各样的变形。

图15的电路图给出了字线驱动系统电路的其它的例子。

示于图15的字线驱动系统电路和示于图9的字线驱动系统电 路有所不同。在示于图9的电路中，把从字线驱动器选择电路输出的 译码信号SDWL，用电平移位器60电平移位为电压信号SD1WL。 然后，用被电平移位后的电压信号SD1WL驱动其输出连于字线的 倒相器63，并使之输出电位ΦP2WL。

而在示于图15的电路中设有NOR门电路70，它把来自字线驱 动器选择电路56的、经过电平移位的译码信号BSD1WL(译码信号 SDWL的反转信号)作为一个输入。NOR门电路的另一个输入，是 来自行译码器的电路57的已被电平移位的译码信号S1WL(译码 信号SWL的反转信号)。NOR门电路70仅在译码信号BSD1WL 和S1WL同时为“L”电平的时候才输出“H”电平的信号。此“H”电 平的信号，用倒相器71使之变成“L”电平。此“L”电平信号被输入倒 相器64，使其输出信号Φ2WL为“H”电平。也可以使字线驱动系统 电路像这样变形。

此外，虽然在上述实施例中没有明示出来，在外围电路11中含 有可以用字线驱动所使用的升压电路ΦP2的输出驱动的电路。示 于图16和图17的外围电路11就是这样的例子。此外，还有这样的 电路，在构成用于译码的NAND，例如与示于图9或图15的 NAND58和59相对应的NAND的PMOS的栅极上，用示于图10 的那种电平移位电路输入具有电压ΦP2的振幅的信号，另一方面向 NMOS的栅极上输入具有电压ΦD的振幅的信号。再者，图中虽然 没有特别画出来，外围电路11中还包括可以用外部电源电压VCC驱 动的电路。

另外，有的情况下也用外部电源电压VCC驱动升压电路的一部 分。例如，把它作成示于图12的结构时，降压电路所使用的升压电路 7等也可以用外部电源电压VCC驱动。

还有，在示于图1的降压电路6中，也可以采用和示于图8的 起动电路4相同的反馈式降压电路。在采用反馈式降压电路的时候， 不需要降压电路所使用的升压电路。

此外，对于起动电路4来说，如第1实施例的装置那样，仅在其 结构需要起动电路4时才加上。另外，起动电路4基本上是降压电 路。

再有，第1实施例的装置以具有较简单结构的动态RAM作为 例子，但也可以把本发明用于具有其它结构的动态RAM中去。例 如，在动态RAM中，作为备用(standby)和动作(active)时的应用， 有的电路分别设有不同的升压电路，在这种构成中，本发明仍可使 用。

再者，本发明不仅可用于动态RAM，在DRAM以外的其它半 导体存储装置(例如EEPROM等等)中，在具备内部降压电位产生 电路和内部升压电位产生电路这两者的时候，也可应用本发明。

再有，不仅存储装置，逻辑LSI中也可以应用。这是因为在上述 实施例中，可以获得下面说明的效果。

图20是示出内部电源电压的特性的附图，(a)为用现有装置所 得到的内部电源电压的特性图，(b)为本发明的装置的内部电源电压 的特性图。

为了设定内部电源电压Φ，若限制外部电源电压VCC的电位，如 图20(a)所示，就可以得到恒定电位区域103。

对此，如图20(b)所示，限制外部电源电位VCC的电位且将其被 限制的电位ΦL升压、并设定内部电源电压Φ，则可进一步扩展恒定 电位区域103的范围。因而，在确保半导体集成电路装置的动作容限 方面是有效的。

还有，若为示于图20(a)的方式，则内部电源电压Φ只能设定为 低于外部电源电压VCC的电压。

但是，若为示于图20(b)的方式时，则内部电源电压Φ不仅可以 设定为低于外部电源电压VCC，还可设定为高于外部电源电压VCC， 还可以设定各种各样的内部电源电压。这样，根据设于半导体集成电 路内的多个电路块的各自的目的，可以分别设定电源电压。应用这 一构成，不言而喻，即使外部电源电压VCC发生变动，上述内部电源 电压Φ也几乎不变。

如上述，本发明能够提供半导体集成电路中的有效的电源电压 系统，该半导体集成电路的外电源是单一电源，芯片内部具有升压电 路和降压电路，并有效地保证半导体集成电路在宽范围的外部电源 电压VCC下动作。还有一点，标注于权利要求书中各结构要件上的参 照符号是为易于理解本发明而标注的，并不是为把本申请要求保护 的范围限定于图面所示的实施例的目的而加注的。

如以上说明的那样，若采用本发明，就可提供一种即使外加电源 电位有了变动也可以抑制内部电源电位的半导体集成电路装置。