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半导体集成电路器件

阅读：380发布：2021-03-03

IPRDB可以提供半导体集成电路器件专利检索，专利查询，专利分析的服务。并且提供一种半导体集成电路器件，其在光电二极管阵列区域中具有像素区域，并且在每个像素区域中具有波导保持孔，波导保持孔具有在光电二极管之上的基本垂直的侧壁并且嵌入有到达孔底表面的基于氧化硅的侧壁绝缘膜和在孔的内侧上具有更高折射率的两个或更多基于氮化硅的绝缘膜。该结构使得可以防止尺寸迅速减小的成像器件诸如CMOS传感器的像素特性的恶化。，下面是半导体集成电路器件专利的具体信息内容。

权利要求

1.一种半导体集成电路器件，包括：

(a)半导体衬底，具有第一主表面；

(b)光电二极管阵列区域，被提供在所述半导体衬底的第一主表面侧上；

(c)多个像素区域，以矩阵形式被提供在所述光电二极管阵列区域中；

(d)层间绝缘膜，被提供在包括所述光电二极管阵列区域的半导体衬底的第一主表面之上；以及(e)多层布线，被提供在所述层间绝缘膜中，其中每个所述像素区域包括：

(c1)光电二极管，被提供在所述半导体衬底的第一主表面的表面区域中；

(c2)波导保持孔，被提供在所述光电二极管上方的层间绝缘膜中；

(c3)基于氧化硅的侧壁绝缘膜，覆盖所述波导保持孔的侧表面并且到达其底表面；

(c4)第一基于氮化硅的绝缘膜，覆盖所述基于氧化硅的侧壁绝缘膜的表面和所述波导保持孔的底表面；

(c5)第二基于氮化硅的绝缘膜，在所述波导保持孔中覆盖所述第一基于氮化硅的绝缘膜的表面并具有比所述第一基于氮化硅的绝缘膜更高的折射率；以及(c6)第三基于氮化硅的绝缘膜，被提供在所述第二基于氮化硅的绝缘膜之上以便嵌入在所述波导保持孔中，并且具有比所述第二基于氮化硅的绝缘膜更高的折射率，其中所述层间绝缘膜和所述半导体衬底之间具有抗反射膜和波导，所述波导具有基本垂直的侧壁直至到达所述抗反射膜。

2.根据权利要求1所述的半导体集成电路器件，其中所述光电二极管阵列区域配置CMOS图像传感器。

3.根据权利要求2所述的半导体集成电路器件，其中所述第一基于氮化硅的绝缘膜的上部部分的宽度小于其下部部分的宽度。

4.根据权利要求3所述的半导体集成电路器件，其中所述第二基于氮化硅的绝缘膜的上部部分的宽度小于其下部部分的宽度。

5.根据权利要求4所述的半导体集成电路器件，其中所述波导保持孔到达所述半导体衬底的第一主表面。

6.一种半导体集成电路器件，包括：

(a)半导体衬底，具有第一主表面；

(b)光电二极管阵列区域，被提供在所述半导体衬底的第一主表面侧上；

(c)多个像素区域，以矩阵形式被提供在所述光电二极管阵列区域中；

(c1)光电二极管，被提供在所述半导体衬底的第一主表面的表面区域中；

(c2)波导保持孔，被提供在所述光电二极管上方的层间绝缘膜中；

(c3)第一基于氮化硅的侧壁绝缘膜，覆盖所述波导保持孔的侧表面并且到达所述波导保持孔的底表面；

(c4)第二基于氮化硅的侧壁绝缘膜，覆盖所述第一基于氮化硅的侧壁绝缘膜的表面、到达所述波导保持孔的底表面并且具有比所述第一基于氮化硅的侧壁绝缘膜更高的折射率；以及(c5)第三基于氮化硅的绝缘膜，被提供在所述第二基于氮化硅的侧壁绝缘膜之上以便嵌入在所述波导保持孔中，并且具有比所述第二基于氮化硅的侧壁绝缘膜更高的折射率，其中所述层间绝缘膜和所述半导体衬底之间具有抗反射膜和波导，所述波导具有基本垂直的侧壁直至到达所述抗反射膜。

7.根据权利要求6所述的半导体集成电路器件，其中所述光电二极管阵列区域配置CMOS图像传感器。

8.根据权利要求6所述的半导体集成电路器件，其中所述波导保持孔朝向所述半导体衬底侧锥形化。

9.根据权利要求6所述的半导体集成电路器件，其中所述波导保持孔具有基本垂直的侧壁，并且其中每个所述像素区域进一步包括：

(c6)基于氧化硅的侧壁绝缘膜，覆盖所述波导保持孔的侧表面并且到达其底表面。

10.根据权利要求8所述的半导体集成电路器件，其中所述波导保持孔到达所述半导体衬底的第一主表面。

11.一种半导体集成电路器件，包括：(a)半导体衬底，具有第一主表面；

(b)光电二极管阵列区域，被提供在所述半导体衬底的第一主表面侧上；

(c)多个像素区域，以矩阵形式被提供在所述光电二极管阵列区域中；

(c1)光电二极管，被提供在所述半导体衬底的第一主表面的表面区域中；

(c2)波导保持孔，被提供在所述光电二极管上方的层间绝缘膜中并且朝着所述半导体衬底侧锥形化；

(c3)第一基于氮化硅的绝缘膜，覆盖所述波导保持孔的侧表面和底表面；

(c4)第二基于氮化硅的绝缘膜，在所述波导保持孔中覆盖所述第一基于氮化硅的绝缘膜的表面并且具有比所述第一基于氮化硅的绝缘膜更高的折射率；以及(c5)第三基于氮化硅的绝缘膜，被提供在所述第二基于氮化硅的绝缘膜之上以便嵌入在所述波导保持孔中，并且具有比所述第二基于氮化硅的绝缘膜更高的折射率，其中所述层间绝缘膜和所述半导体衬底之间具有抗反射膜和波导，所述波导具有基本垂直的侧壁直至到达所述抗反射膜，并且其中，所述第一基于氮化硅的绝缘膜的上部部分的宽度小于其下部部分的宽度，并且所述第二基于氮化硅的绝缘膜的上部部分的宽度小于其下部部分的宽度。

12.根据权利要求11所述的半导体集成电路器件，其中所述光电二极管阵列区域配置CMOS图像传感器。

13.根据权利要求12所述的半导体集成电路器件，其中所述波导保持孔到达所述半导体衬底的第一主表面。

14.一种包括CMOS图像传感器的半导体集成电路器件，包括：光电二极管，被形成在半导体衬底中形成并且配置所述CMOS图像传感器的一部分；

层间绝缘膜，在所述光电二极管之上形成；

波导保持孔，在所述光电二极管之上的所述层间绝缘膜中形成；

第一基于氮化硅的绝缘膜，在所述波导保持孔的侧表面和底表面之上形成；

第二基于氮化硅的绝缘膜，在所述第一基于氮化硅的绝缘膜之上形成；以及第三基于氮化硅的绝缘膜，在所述第二基于氮化硅的绝缘膜之上形成；

其中所述波导保持孔嵌入有所述第一基于氮化硅的绝缘膜、所述第二基于氮化硅的绝缘膜和所述第三基于氮化硅的绝缘膜，其中所述第二基于氮化硅的绝缘膜具有比所述第一基于氮化硅的绝缘膜的折射率更高的折射率；

其中所述第三基于氮化硅的绝缘膜具有比所述第二基于氮化硅的绝缘膜的折射率更高的折射率，并且其中所述层间绝缘膜和所述半导体衬底之间具有抗反射膜和波导，所述波导具有基本垂直的侧壁直至到达所述抗反射膜。

15.根据权利要求14所述的半导体集成电路器件，其中所述第一基于氮化硅的绝缘膜的上部部分的宽度小于其下部部分的宽度；以及其中所述第二基于氮化硅的绝缘膜的上部部分的宽度小于其下部部分的宽度。

16.根据权利要求15所述的半导体集成电路器件，其中所述波导保持孔朝着所述半导体衬底逐渐变窄。

17.根据权利要求14所述的半导体集成电路器件，其中所述波导保持孔朝着所述半导体衬底逐渐变窄。

18.根据权利要求14所述的半导体集成电路器件，其中所述抗反射膜包括氮化硅膜和氧化硅膜。

说明书全文

半导体集成电路器件

[0001] 相关申请的交叉引用

[0002] 于2013年6月26日提交的日本专利申请No.2013-133469的包括说明书、附图和摘要在内的全部公开内容在此通过引用整体并入本文。

技术领域

[0003] 本申请涉及半导体集成电路器件(或半导体器件)，并且可以适用于例如具有固态成像器件的半导体集成电路器件。

背景技术

[0004] 日本专利申请公开No.2007-305690(专利文献1)涉及固态成像器件。其公开了一种波导，该波导在其下端具有使用氮化硅膜的抗反射膜、基本穿透表面布线层并且在波导的中部部分处具有高折射率。

[0005] 日本专利申请公开No.2012-227510(专利文献2)或与此对应的美国专利申请公开No.2012-267741(专利文献3)涉及固态成像器件。这里公开的器件具有在光电二极管正上方的抗反射膜以及从布线层的上端附近向下延伸到布线层的中部并且填充有高折射率绝缘膜的波导。

[0006] 日本专利申请公开No.2006-128383(专利文献4)涉及CMOS固态成像器件。这里公开的是如下波导，该波导由具有比周围更高折射率的绝缘膜制成并且向下锥形化。

[0007] [专利文献1]日本专利申请公开No.2007-305690

[0008] [专利文献2]日本专利申请公开No.2012-227510

[0009] [专利文献3]美国专利申请公开No.2012-267741

[0010] [专利文献4]日本专利申请公开No.2006-128383

发明内容

[0011] 例如，作为成像器件之一的CMOS传感器(CMOS成像器件)随着像素尺寸的减小具有各种问题。这些问题是例如由于饱和电子数目的减少导致的图像质量的恶化、图片层处白色划痕的增多、串扰引起的光晕(blooming)以及黑暗时间期间亮点的产生。

[0012] 为了避免这样的问题，增加供给到一个像素的光子的数目是有效的，并且为了实现这一点，作为一种措施，在每个光电二极管上方设置波导，该包括在其中心部分处具有高折射率部件。

[0013] 然而，本发明人的研究已经揭示，仅通过上述措施，难以防止尺寸迅速减小的成像器件(诸如CMOS传感器)的像素特性的恶化。

[0014] 接下来将描述用于克服这种问题的方式。其它问题和新颖特征从这里的描述和附图中将显而易见。

[0015] 接下来将简要地描述这里公开的实施例中的典型实施例的概要。

[0016] 下面是本申请的一个实施例的概要。提供有一种半导体集成电路器件，其具有光电二极管阵列区域并且在每个像素区域中具有在光电二极管上方的波导保持孔。该孔填充有具有基本垂直的侧壁并且到达底表面的基于氧化硅的侧壁绝缘膜和具有折射率朝向孔内部变得更高的基于多层氮化硅的绝缘膜。

[0017] 接下来将简要地描述这里公开的实施例中的典型实施例可获得的优势。

[0018] 本申请的上述实施例使得可以防止将由于成像器件的尺寸减小而另外出现的像素特性恶化。

附图说明

[0019] 图1是用于描述具有CMOS图像传感器的CMOS芯片的电路结构的一个示例的整体芯片的上表面电路图，该CMOS芯片是根据本申请第一实施例的半导体集成电路器件的特定示例；

[0020] 图2是示出图1的CMOS图像传感器区域IS的一个示例的整体电路图；

[0021] 图3是示出图2的像素区域PX的一个示例的整体电路图；

[0022] 图4是示出对应于图3的器件布局的一个示例的布局图，用于描述根据本申请第一实施例的半导体集成电路器件中CMOS图像传感器的像素区域的器件结构的一个示例(矩形波导保持孔结构/基于氧化硅的侧壁结构/阶梯式折射率分布系统/氮化硅多层填充结构)；

[0023] 图5是对应于图4的截面X-X’的芯片截面图，用于示出图2的像素区域PX的截面结构的一个示例的概要；

[0024] 图6是基本对应于图4布局的器件截面结构的说明图(部分地省略耦合结构等以便于理解该附图)；

[0025] 图7是用于描述图5的波导10的详细结构的器件的局部截面图；

[0026] 图8是在深度方向上对应于图7的第三基于氮化硅的绝缘膜20c的二等分面的水平截面Z-Z’的截面图；

[0027] 图9是具有图8的对称平面CP作为对称中心的截面A-A’的折射率分布图；

[0028] 图10是示出氮化硅膜中的氮量与折射率之间关系的数据绘图；

[0029] 图11是示出这样形成的氮化硅膜在典型的氮化硅膜形成工艺中的气体流速比率和氮组分比率的数据绘图；

[0030] 图12是像素区域PX的详细器件截面图(从中省略波导10的内部结构)，用于描述根据本申请第一实施例的半导体集成电路器件中CMOS图像传感器的波导周围的具体器件结构的一个示例以及有关该结构的制造方法的概要；

[0031] 图13是波导保持孔及其周围的制造步骤(从基于氧化硅的侧壁绝缘膜19的形成到第一基于氮化硅的绝缘膜20a的形成)期间的器件的示意性截面图，用于描述根据本申请第一实施例的半导体集成电路器件中CMOS图像传感器的波导保持孔的嵌入工艺的一个示例；

[0032] 图14是波导保持孔及其周围的制造步骤(涂覆间隙填充材料的步骤)期间的器件的示意性截面图，用于描述根据本申请第一实施例的半导体集成电路器件中CMOS图像传感器的波导保持孔的嵌入工艺的一个示例；

[0033] 图15是波导保持孔及其周围的制造步骤(回刻蚀间隙填充材料的步骤)期间的器件的示意性截面图，用于描述根据本申请第一实施例的半导体集成电路器件中CMOS图像传感器的波导保持孔的嵌入工艺的一个示例；

[0034] 图16是波导保持孔及其周围的制造步骤(回刻蚀第一基于氮化硅的绝缘膜20a的步骤)期间的器件的示意性截面图，用于描述根据本申请第一实施例的半导体集成电路器件中CMOS图像传感器的波导保持孔的嵌入工艺的一个示例；

[0035] 图17是波导保持孔及其周围的制造步骤(去除间隙填充材料的步骤)期间的器件的示意性截面图，用于描述根据本申请第一实施例的半导体集成电路器件中CMOS图像传感器的波导保持孔的嵌入工艺的一个示例；

[0036] 图18是波导保持孔及其周围的制造步骤(刻蚀用于加宽第一基于氮化硅的绝缘膜20a上的波导保持孔的上部部分的步骤)期间的器件的示意性截面图，用于描述根据本申请第一实施例的半导体集成电路器件中CMOS图像传感器的波导保持孔的嵌入工艺的一个示例；

[0037] 图19是波导保持孔及其周围的制造步骤(形成第二基于氮化硅的绝缘膜20b的步骤)期间的器件的示意性截面图，用于描述根据本申请第一实施例的半导体集成电路器件中CMOS图像传感器的波导保持孔的嵌入工艺的一个示例；

[0038] 图20是波导保持孔及其周围的制造步骤(刻蚀用于加宽第二基于氮化硅的绝缘膜20b上的波导保持孔的上部部分的步骤)期间的器件的示意性截面图，用于描述根据本申请第一实施例的半导体集成电路器件中CMOS图像传感器的波导保持孔的嵌入工艺的一个示例；

[0039] 图21是波导保持孔及其周围的制造步骤(平坦化步骤之前的步骤)期间的器件的示意性截面图，用于描述根据本申请第一实施例的半导体集成电路器件中CMOS图像传感器的波导保持孔的嵌入工艺的一个示例；

[0040] 图22是对应于图4的截面X-X’的芯片截面图，用于描述修改示例1(在抗反射膜正上方的结构)，该修改示例1关于根据本申请第一实施例的半导体集成电路器件中CMOS图像传感器的波导形成区域的深度方向范围；

[0041] 图23是对应于图4的截面X-X’的芯片截面图，用于描述修改示例2(在半导体衬底正上方的结构)，该修改示例2关于根据本申请第一实施例的半导体集成电路器件中CMOS图像传感器的波导形成区域的深度方法范围；

[0042] 图24是具有图8的对称平面CP作为对称中心的截面A-A’的折射率的分布图，该图用于描述折射率分布的修改示例(连续的折射率分布系统)，该修改示例关于根据本申请第一实施例的半导体集成电路器件中CMOS图像传感器的波导保持孔的嵌入结构；

[0043] 图25是波导10的详细器件局部截面图，用于描述修改示例(正向锥形化波导保持孔)，该修改示例关于根据本申请第一实施例的半导体集成电路器件中CMOS图像传感器的波导保持孔的截面结构；

[0044] 图26是对应于图25的第三基于氮化硅的绝缘膜20c的在深度方向上的平分面的水平截面Z-Z’的截面图；

[0045] 图27是波导10的详细器件局部截面图，用于描述修改示例1(具有基于氮化硅的侧壁的矩形波导保持孔)，该修改示例1关于根据本申请第一实施例的半导体集成电路器件中CMOS图像传感器的波导保持孔的嵌入结构；

[0046] 图28是对应于图27的第三基于氮化硅的绝缘膜20c的在深度方向上的平分面的水平截面Z-Z’的截面图；

[0047] 图29是具有图27的对称平面CP作为对称中心的截面A-A’的折射率的分布图；

[0048] 图30是波导10的详细器件局部截面图，用于描述修改示例2(具有基于氮化硅的侧壁的正向锥形化波导保持孔)，该修改示例2关于根据本申请第一实施例的半导体集成电路器件中CMOS图像传感器的波导保持孔的嵌入结构；以及

[0049] 图31是对应于图4的截面X-X’的芯片的示意性截面图，用于描述对应于图5(部分地对应图7或图12)的第一实施例的概要。

具体实施方式

[0050] [实施例的概要]

[0051] 首先将描述这里公开的典型实施例的概要。

[0052] 1、一种半导体集成电路器件，包括：

[0053] (a)半导体衬底，具有第一主表面；

[0054] (b)光电二极管阵列区域，被提供在半导体衬底的第一主表面侧上；

[0055] (c)多个像素区域，以矩阵形式被提供在光电二极管阵列区域中；

[0056] (d)层间绝缘膜，被提供在包括光电二极管阵列区域的半导体衬底的第一主表面上；以及

[0057] (e)多层布线，被提供在层间绝缘膜中。

[0058] 在该半导体集成电路器件中，每个像素区域包括：

[0059] (c1)光电二极管，被提供在半导体衬底的第一主表面的表面区域中，

[0060] (c2)波导保持孔，被提供在光电二极管上方的层间绝缘膜中并且具有基本垂直的侧壁，

[0061] (c3)基于氧化硅的侧壁绝缘膜，覆盖波导保持孔的侧表面并且到达其底表面，[0062] (c4)第一基于氮化硅的绝缘膜，覆盖基于氧化硅的侧壁绝缘膜的表面和波导保持孔的底表面，

[0063] (c5)第二基于氮化硅的绝缘膜，在波导保持孔中覆盖第一基于氮化硅的绝缘膜的表面并具有比第一基于氮化硅的绝缘膜更高的折射率，以及

[0064] (c6)第三基于氮化硅的绝缘膜，被提供在第二基于氮化硅的绝缘膜上以便嵌入在波导保持孔中，并且具有比第二基于氮化硅的绝缘膜更高的折射率。

[0065] 2、在如上面1中所述的半导体集成电路器件中，光电二极管阵列区域配置CMOS图像传感器。

[0066] 3、在如上面2中所述的半导体集成电路器件中，第一基于氮化硅的绝缘膜的上部部分的宽度小于其下部部分的宽度。

[0067] 4、在如上面1-3中任一个所述的半导体集成电路器件中，第二基于氮化硅的绝缘膜的上部部分的宽度小于其下部部分的宽度。

[0068] 5、在如上面1-4中任一个所述的半导体集成电路器件中，层间绝缘膜和半导体衬底之间具有抗反射膜。

[0069] 6、在如上面5中所述的半导体集成电路器件中，波导保持孔到达抗反射膜。

[0070] 7、在如上面1-6中任一个所述的半导体集成电路器件中，波导保持孔到达半导体衬底的第一主表面。

[0071] 8、一种半导体集成电路器件，包括：

[0072] (a)半导体衬底，具有第一主表面；

[0073] (b)光电二极管阵列区域，被提供在半导体衬底的第一主表面侧上；

[0074] (c)多个像素区域，以矩阵形式被提供在光电二极管阵列区域中；

[0075] (d)层间绝缘膜，被提供在包括光电二极管阵列区域的半导体衬底的第一主表面上；以及

[0076] (e)多层布线，被提供在层间绝缘膜中。

[0077] 在该半导体集成电路器件中，每个像素区域包括：

[0078] (c1)光电二极管，被提供在半导体衬底的第一主表面的表面区域中，

[0079] (c2)波导保持孔，被提供在光电二极管上方的层间绝缘膜中，

[0080] (c3)第一基于氮化硅的侧壁绝缘膜，覆盖波导保持孔的侧表面并且到达波导保持孔的底表面，

[0081] (c4)第二基于氮化硅的侧壁绝缘膜，覆盖第一基于氮化硅的侧壁绝缘膜的表面、到达波导保持孔的底表面并且具有比第一基于氮化硅的侧壁绝缘膜更高的折射率，以及[0082] (c5)第三基于氮化硅的绝缘膜，被提供在第二基于氮化硅的侧壁绝缘膜上以便嵌入在波导保持孔中，并且具有比第二基于氮化硅的侧壁绝缘膜更高的折射率。

[0083] 9、在如上面8中所述的半导体集成电路器件中，光电二极管阵列区域配置CMOS图像传感器。

[0084] 10、在如上面8或9所述的半导体集成电路器件中，波导保持孔朝向半导体衬底侧锥形化。

[0085] 11、在如上面8或9所述的半导体集成电路器件中，波导保持孔具有基本垂直的侧壁并且每个像素区域进一步包括：

[0086] (c6)基于氧化硅的侧壁绝缘膜，覆盖波导保持孔的侧表面并且到达该孔的底表面。

[0087] 12、在如上面8-11中任一个所述的半导体集成电路器件中，层间绝缘膜和半导体衬底之间具有抗反射膜。

[0088] 13、在如上面12所述的半导体集成电路器件中，波导保持孔到达抗反射膜。

[0089] 14、在如上面8-13中任一个所述的半导体集成电路器件中，波导保持孔到达半导体衬底的第一主表面。

[0090] 15、一种半导体集成电路器件，包括：

[0091] (a)半导体衬底，具有第一主表面；

[0092] (b)光电二极管阵列区域，被提供在半导体衬底的第一主表面侧上；

[0093] (c)多个像素区域，以矩阵形式被提供在光电二极管阵列区域中；

[0094] (d)层间绝缘膜，被提供在包括光电二极管阵列区域的半导体衬底的第一主表面上；以及

[0095] (e)多层布线，被提供在层间绝缘膜中。

[0096] 在该半导体集成电路器件中，每个像素区域包括：

[0097] (c1)光电二极管，被提供在半导体衬底的第一主表面的表面区域中，

[0098] (c2)波导保持孔，被提供在光电二极管上方的层间绝缘膜中并且朝着半导体衬底侧锥形化，

[0099] (c3)第一基于氮化硅的绝缘膜，覆盖波导保持孔的侧表面和底表面，

[0100] (c4)第二基于氮化硅的绝缘膜，在波导保持孔中覆盖第一基于氮化硅的绝缘膜的表面并且具有比第一基于氮化硅的绝缘膜更高的折射率，以及

[0101] (c5)第三基于氮化硅的绝缘膜，被提供在第二基于氮化硅的绝缘膜上以便嵌入在波导保持孔中，并且具有比第二基于氮化硅的绝缘膜更高的折射率。

[0102] 此外，在半导体集成电路器件中，第一基于氮化硅的绝缘膜的上部部分的宽度小于其下部部分的宽度，并且第二基于氮化硅的绝缘膜的上部部分的宽度小于其下部部分的宽度。

[0103] 16、在如上面15所述的半导体集成电路器件中，光电二极管阵列区域配置CMOS图像传感器。

[0104] 17、在如上面15或16所述的半导体集成电路器件中，层间绝缘膜和半导体衬底之间具有抗反射膜。

[0105] 18、在如上面17所述的半导体集成电路器件中，波导保持孔到达抗反射膜。

[0106] 19、在如上面15-18中任一个所述的半导体集成电路器件中，波导保持孔到达半导体衬底的第一主表面。

[0107] 接下来将描述这里公开的典型实施例的其它概要。

[0108] 20、一种半导体集成电路器件，包括：

[0109] (a)半导体衬底，具有第一主表面；

[0110] (b)光电二极管阵列区域，被提供在半导体衬底的第一主表面侧上；

[0111] (c)多个像素区域，以矩阵形式被提供在光电二极管阵列区域中；

[0112] (d)层间绝缘膜，被提供在包括光电二极管阵列区域的半导体衬底的第一主表面上；以及

[0113] (e)多层布线，被提供在层间绝缘膜中。

[0114] 在该半导体集成电路器件中，每个像素区域包括：

[0115] (c1)光电二极管，被提供在半导体衬底的第一主表面的表面区域中，

[0116] (c2)波导保持孔，被提供在光电二极管上方的层间绝缘膜中并且朝着半导体衬底侧锥形化，

[0117] (c3)第一基于氮化硅的绝缘膜，覆盖波导保持孔的侧表面和底表面，

[0118] (c4)第二基于氮化硅的绝缘膜，在波导保持孔中覆盖第一基于氮化硅的绝缘膜的表面并且具有比第一基于氮化硅的绝缘膜更高的折射率，以及

[0119] (c5)第三基于氮化硅的绝缘膜，被提供在第二基于氮化硅的绝缘膜上使得嵌入在波导保持孔中并且具有比第二基于氮化硅的绝缘膜更高的折射率。

[0120] 此外，在该半导体集成电路器件中，第一基于氮化硅的绝缘膜的上部部分的宽度小于其下部部分的宽度。

[0121] 21、在如上面20所述的半导体集成电路器件中，光电二极管阵列区域配置CMOS图像传感器。

[0122] 22、在如上面20或21所述的半导体集成电路器件中，层间绝缘膜和半导体衬底之间具有抗反射膜。

[0123] 23、在如上面22所述的半导体集成电路器件中，波导保持孔到达抗反射膜。

[0124] 24、在如上面20-23中任一个所述的半导体集成电路器件中，波导保持孔到达半导体衬底的第一主表面。

[0125] [本申请中描述方式、基本术语和用法的说明]

[0126] 1、在本申请中，为方便起见必要时可以在划分成多个部分之后对实施例进行描述。除非另外特别指出，否则这些部分彼此并不独立，而是它们可以均为单个示例的一部分或者它们中的一个可以是另一个的部分细节或另一个的全部或部分的修改示例。原则上，不重复与之前描述的部分类似的部分的描述。此外，当在实施例中提及构成组件时，除非另外特别指出、理论上限于该数目或从上下文显而易见，否则它们并不是必需的。

[0127] 此外，这里使用的术语“半导体器件”或“半导体集成电路器件”主要是指各种晶体管(有源元件)的简单主体、通过将作为主要组件的这种简单晶体管与电阻器、电容器等集成在半导体芯片等(例如单晶硅衬底)上得到的器件、或者封装半导体芯片等。各种晶体管的典型示例包括由MOSFET(金属氧化物半导体场效应晶体管)代表的MISFET(金属绝缘体半导体场效应晶体管)。在这种情况下，集成电路的配置的典型示例包括CMIS(互补型金属绝缘体半导体)型集成电路，该CMIS型集成电路由组合地具有N沟道型MISFET和P沟道型MISFET的s CMOS(互补型金属氧化物半导体)型集成电路代表。

[0128] 当今的半导体集成电路器件的晶片步骤，也就是LSI(大规模集成)，通常被认为具有两个部分。第一部分是FEOL(前端工艺线)步骤，大致范围从作为原材料的硅晶片的载入到预金属步骤(包括在M1布线层的下端与栅极电极结构之间层间绝缘膜等的形成、接触孔的形成、钨插塞的形成、填充等)。第二部分是BEOL步骤，大致范围从M1布线层的形成到基于铝的焊盘电极(或铜焊盘电极)上最终钝化膜中焊盘开口的形成(在晶片级封装工艺中，包括该工艺)。

[0129] 除非另外特别指出或除非另外明显，否则这里使用的术语“层间绝缘膜”包括金属布线层中的绝缘膜、金属层之间的绝缘膜、预金属绝缘膜、每个布线层的势垒绝缘膜等。

[0130] 在本申请中，为方便起见，关注层间绝缘膜的层并且对属于同一层间绝缘膜的布线和过孔给出同一层名称。更具体而言，第一层嵌入布线和第二层嵌入布线之间的过孔称为“第二层过孔”。

[0131] 2、类似地，在实施例的描述等中，关于材料、组分等的术语“X由A制成”并不排除包含除了A之外的组分作为主要组分的部件，除非另外特别指出或除非另外从上下文明显。例如，关于组分，上述术语是指“X包含A作为主要组分”等。无需说，例如，术语“硅部件”等并不限于纯硅，但它可以包括含有多组分合金的部件，该多组分合金具有硅作为主要组分诸如SiGe合金、添加剂等。

[0132] 类似地，术语“氧化硅膜”、“基于氧化硅的绝缘膜”等不仅包括相对纯未掺杂氧化硅(未掺杂二氧化硅)，而且包括具有另一氧化硅作为主要组分的绝缘膜。例如，掺杂有杂质的基于氧化硅的绝缘膜诸如基于TEOS的氧化硅、PSG(磷硅玻璃)或BPSG(硼磷硅玻璃)也是氧化硅膜。并且，热氧化膜和CVD氧化膜、通过诸如SOG(旋涂玻璃)或纳米聚类硅石(NSC)的涂覆方法得到的膜也是氧化硅膜或基于氧化硅的绝缘膜。此外，低k绝缘膜诸如FSG(氟硅玻璃)、SiOC(碳氧化硅)、碳掺杂氧化硅或OSG(有机硅玻璃)也是氧化硅膜或基于氧化硅的绝缘膜。类似地，通过在这种部件中引入孔得到的基于硅石的低k绝缘膜(多孔绝缘膜、术语“多孔”包括“分子多孔”)也是氧化硅膜或基于氧化硅的绝缘膜。

[0133] 半导体领域中常规使用的基于硅的绝缘膜以及基于氧化硅的绝缘膜是基于氮化硅的绝缘膜。属于该组的材料的示例包括SiN、SiCN、SiNH和SiCNH。除非另外特别指出，否则这里使用的术语“氮化硅”包括SiN和SiNH二者。类似地，除非另外特别指出，否则这里使用的术语“SiCN”包括SiCN和SiCNH。

[0134] 应注意的是，SiC具有类似于SiN的特性。尽管SiON通常分类为基于氧化硅的绝缘膜，但当用作刻蚀停止膜时它接近于SiC、SiN等。

[0135] 氮化硅膜经常用作刻蚀停止膜，也就是，SAC(自对准接触)技术的CESL(接触刻蚀停止层)，并且此外，它也可以用作SMT(应力记忆技术)中的应力施加膜。

[0136] 3、术语“晶片”是指其上形成半导体集成电路器件(也称为半导体器件或电子器件)的单晶硅晶片。无需说，该术语也涵盖诸如外延晶片、SOI衬底或LCD玻璃衬底的绝缘衬底与半导体层之间的复合晶片。

[0137] 4、下面将示出形状、位置、属性等的优选示例，然而，无需说，形状、位置、属性等并不严格限于这些优选示例，除非另外特别指出或者除非另外从上下文显而易见。因此，例如，术语“方形”涵盖“基本方形”；术语“正交”涵盖“基本正交”；术语“一致”涵盖“基本一致”。这也适用于术语“平行”和“直角”。例如，术语“平行”涵盖与完全平行位置成10度的位置。

[0138] 术语“总体区域”、“整个区域”、“整体区域”等分别涵盖“基本总体区域”、“基本整个区域”、“基本整体区域”等。因此，例如术语“总体区域”、“整个区域”或“整体区域”涵盖当区域的部分占据其面积的80％或更多时的情况。这也适用于“整个外周”、“整个长度”等。

[0139] 此外，关于部件等的形状，术语“矩形”涵盖“基本矩形”。因此，例如当部件具有矩形部分和非矩形部分并且后者部分的面积少于整个面积的约20％时，该部件被视为矩形。这也适用于术语“环状”等。在这种情况下，当划分环状体时，其中插入有或者从中突出有该划分组分部分的部分是环状体的一部分。

[0140] 关于术语“周期性”，术语“周期性的”涵盖“基本周期性的”。当单独组件的周期性的差异低于约20％时，这些单独组件被视为“周期性的”。此外，当低于应具有周期性的组件的约20％是在上述范围以外时，这些组件总体上被视为“周期性的”。

[0141] 该章节中的限定是概述。当不同的限定适用于下面的单独描述时，对用在单独描述中的限定赋予优先级。关于在单独描述中没有指出的部分，该章节中的限定或说明是有效的，除非另外明确否定。

[0142] 5、当提及特定数目或数量时，该数目或数量可以大于或小于该特定数目或数量，除非另外特别指出、理论上限于该特定数目或数量或者从上下文中显而易见。

[0143] 6、这里使用的术语“光电二极管阵列区域”是指以线性或两维矩阵形成在半导体衬底上的光电二极管的组装。

[0144] 术语“图像传感器”是指具有光电二极管阵列区域的器件。因此它涵盖CCD图像传感器和CMOS图像传感器二者。

[0145] 此外，这里使用的术语“CMOS图像传感器”是指通过CMOS工艺形成的半导体器件，并且器件的光电二极管阵列区域中的像素区域是有源类型(包括其中多个单元共享放大器的类型)。总而言之，不仅具有有源类型像素区域而且具有无源类型像素区域的半导体器件称为“CMOS图像传感器”。

[0146] 7、在本申请中，当波导保持孔的侧壁是“垂直”或“基本垂直”时，与水平面的角度(侧壁的内部角度)落入从约83度到约97度的范围内包括90度。关于波导保持孔或波导的截面形状，该限定也适用于“矩形”的限定。关于该孔，假设底表面是平坦的，术语“内部角度”是指孔内部的底表面和内侧表面之间的角度。当孔正向锥形化(向下锥形化，也就是底部更窄)时，其内部角度典型地为90度或更大。

[0147] [实施例的细节]

[0148] 接下来将更具体地描述实施例。在所有附图中，相同或类似的部件将由相同或类似的符号或参考标号标示并且原则上将省略重复描述。

[0149] 在附图中，当阴影等使附图复杂化时或当可以从空白空间清晰地区别部件时，即使从截面有时也省略阴影等。与此相关，当从孔是二维闭合的描述等中显而易见时甚至在没有其背景轮廓的情况下也可以示出二维闭合孔。另一方面，甚至可以对截面以外的部分进行阴影化，以清晰地示出阴影部分不是空白空间。

[0150] 关于备选命名，当两个中的一个称为“第一”且另一个称为“第二”时，它们有时是根据典型实施例命名的，但无需说，即使它被称为“第一”，命名也并不限于该选择。

[0151] 1、对作为根据本申请第一实施例的半导体集成电路器件的具体示例的、具有CMOS图像传感器的CMOS芯片的电路结构的一个示例的描述(主要从图1到图3)。

[0152] 该章节具体地描述了对应于其上具有CMOS图像传感器的数字相机的半导体集成电路芯片的典型配置作为示例。无需说，下面的示例不仅可以适用于数字相机而且也可以适用于通常用于处理光学图像信息的半导体集成电路器件。

[0153] 本章节中描述的内容将作为在所有下面章节中描述的内容的基础。因此在第2章节以及在第2章节之后将省略重复描述。

[0154] 为了简化该描述，作为示例将具体地描述四晶体管类型像素。但该像素可以具有另一配置或者它可以具有多像素共享类型。

[0155] 在本文中，例如将具体地描述以矩阵形式布置有像素作为光电二极管阵列区域。可以通过每其它列移位半间距来布置这些像素。

[0156] 此外，接下来将作为示例具体地描述具有X-Y寻址光电二极管阵列区域的器件，但无需说，可以采用另一读出系统。

[0157] 图1是用于描述具有CMOS图像传感器的CMOS芯片的电路结构的一个示例的整体芯片的上表面电路图，该CMOS芯片是根据本申请第一实施例的半导体集成电路器件的特定示例。图2是示出图1的CMOS图像传感器区域IS的一个示例的整体电路图。图3是示出图2的像素区域PX的一个示例的整体电路图。参照这些附图，接下来将描述作为根据本申请第一实施例的半导体集成电路器件的特定示例的、具有CMOS图像传感器的CMOS芯片的电路结构的一个示例。

[0158] 首先，在图1中示出CMOS芯片上的电路结构的一个示例。如图1所示，芯片2在其第一主表面1a(器件表面，也就是，与第二主表面1b相对的表面)上具有CMOS图像传感器IS(CMOS图像传感器区域，CMOS图像传感器电路部分)，该CMOS图像传感器IS具有光电二极管阵列区域DM和外围电路区域PC。例如在AD转换电路区域ADC(AD转换电路部分)处，来自CMOS图像传感器电路部分IS的输出信号转换成数字信号。然后将所得到的信号供给到例如数字信号处理电路区域DSP(数字信号处理电路部分)并且根据需要输出到外部。这些电路例如通过控制电路区域CC(控制电路部分)控制。

[0159] 接下来在图2中示出图1的CMOS图像传感器区域IS的电路结构的一个示例。如图2所示，CMOS图像传感器区域IS在其中具有光电二极管阵列区域DM，在所述光电二极管阵列区域DM中以矩阵形式布置像素区域PX(像素)。多个像素区域PX在每行处电耦合到对应的行选择线RL，并且多个这些行选择线RL由行选择电路区域RS(行选择电路部分)控制。类似地，多个这些像素区域PX在每列处电耦合对应的读出线CL，并且多个这些读出线CL电耦合到读出电路区域CS(读出电路部分)。

[0160] 接下来，在图3中示出图2的像素区域PX的电路结构的一个示例。如图3所示，像素区域PX在其中具有光电二极管PD，该光电二极管PD具有阳极和阴极，阳极耦合到接地电位，阴极经由传输晶体管TX电耦合到浮置扩散层FD(浮置扩散层节点)。该传输晶体管TX在由传输信号Φt控制的同时导通和截止。该浮置扩散层FD经由重置晶体管RT电耦合到电源Vdd(电源电位)。传输到浮置扩散层FD的信号电荷(信号电位)由放大晶体管SF放大并且经由行选择晶体管ST电耦合到读出线CL。

[0161] 2、对根据本申请第一实施例的半导体集成电路器件的CMOS图像传感器的像素区域的器件结构的一个示例(矩形波导保持孔结构/基于氧化硅的侧壁结构/阶梯状折射率分布系统/氮化硅多层填充结构)的描述(主要从图4到图11)。

[0162] 该章节具体地描述像素区域的结构等，以第1章节中描述的电路结构等作为示例。

[0163] 在本章节中将描述的内容将称为在所有下面章节中将描述的内容的基础，所以在第3章节中以及之后原则上省略重复描述。

[0164] 将以电荷传输类型像素为示例进行具体描述，但无需说，也可以使用另一类型像素。

[0165] 此外，将以具有掩埋型光电二极管的像素为示例进行具体描述，但无需说，也可以使用另一类型像素。

[0166] 另外，将以N型衬底为示例对杂质区域和衬底的结构进行具体描述。无需说，可以由P型衬底替换。类似地，将以具有深P阱的N型衬底为示例进行具体描述，但无需说，也可以使用具有P型外延区域的N型衬底或不具有深P阱的衬底。

[0167] 此外，将以设置有片上微透镜、滤色器或内透镜的结构为示例进行具体描述，但无需说，也可以使用不具有它们中的任意一个或者不具有它们中的一些的结构。

[0168] 图4是示出对应于图3的器件布局的一个示例的布局图，用于描述根据本申请第一实施例的半导体集成电路器件中CMOS图像传感器的像素区域的器件结构的一个示例(矩形波导保持孔结构/基于氧化硅的侧壁结构/阶梯状折射率分布系统/氮化硅多层填充结构)。图5是对应于图4的截面X-X’的芯片截面图，用于示出图2的像素区域PX的截面结构的一个示例的概要。图6是基本对应于图4布局的器件截面结构的说明图(部分地省略耦合结构等以便于理解该附图)。图7是用于描述图5的波导10的详细结构的器件的局部截面图。图8是在深度方向上对应于图7的第三基于氮化硅的绝缘膜20c的二等分面的水平截面Z-Z’的截面图。图9是具有图8的对称平面CP作为对称中心的截面A-A’的折射率分布图。图10是示出氮化硅膜中的氮量与折射率之间关系的数据绘图。图11是示出这样形成的氮化硅膜在典型的氮化硅膜形成工艺中的气体流速比率和氮组分比率的数据绘图。参照这些附图，接下来将描述根据本申请第一实施例的半导体集成电路器件中CMOS图像传感器的像素区域的器件结构的一个示例(矩形波导保持孔结构/基于氧化硅的侧壁结构/阶梯状折射率分布系统/氮化硅多层填充结构)。在图4中示出了图3的像素区域PX的平面布局的一个示例。如图4所示，在本示例中，像素区域PX在其中具有多个有源区域4a、4b和4c，并且它们通过STI区域
3(元件隔离区域)彼此隔开。

[0169] 有源区域4a在其中具有光电二极管PD和传输晶体管TX，并且有源区域4b在其中具有重置晶体管RT、放大器晶体管SF和行选择晶体管ST。另一方面，有源区域4c在其中具有接地接触部分7g。在本示例中，波导10在平面图中略大于光电二极管PD并且前者将后者包围在其中。无需说，它们的尺寸并不限于上述情况。这里示出的光电二极管PD是几乎矩形平面形状，但它并不限于矩形，而是可以为圆形或具有五个或更多边的多边形。有源区域4a在其右端部分附近具有传输晶体管TX的栅极电极5a。传输信号(图3)利用金属布线经由过孔部分8t供给到该栅极电极5a。

[0170] 有源区域4a在其右端部分处具有浮置扩散层FD和与金属布线的接触部分7t，并且它们例如经由互耦合布线6(第一层铜嵌入布线)和与金属布线的接触部分7r耦合到重置晶体管RT。该互耦合布线6经由与金属布线的过孔部分8s耦合到放大器晶体管SF的栅极电极5c。栅极电极5c和重置晶体管RT的栅极电极5b之间的有源区域4b具有电源接触部分7d。

[0171] 在与行选择晶体管ST的读出线CL(图3)的接触部分7s和放大器晶体管SF的栅极电极5c之间的有源区域4b具有行选择晶体管ST的栅极电极5d。该栅极电极5d经由行选择线的过孔部分8c电耦合到行选择线RL(图3)。

[0172] 接下来在图5中示意性地示出与图4的截面X-X’对应的器件截面中的像素区域PX(包括其波导和外围区域18)的截面的层结构。如图5所示，在本例中，N型单晶硅衬底1s在其第一主表面1a(器件表面)侧上具有P型深阱区域DP。因此，剩余部分也就是在背面的部分是N型单晶硅衬底1n。该P型深阱区域DP在其表面区域中具有光电二极管PD。在本示例中，光电二极管PD在平面图中包围在波导10中。

[0173] N型单晶硅衬底1s在第一主表面1a上具有抗反射膜AR(其当然不是必需的)，并且抗反射膜AR在其上具有层间绝缘膜11，该层间绝缘膜11具有多层结构。作为抗反射膜AR，优选的是例如包括从上侧起氮化硅膜(例如具有约30nm的厚度)、氮化硅膜(例如具有约30nm的厚度)和氧化硅膜(例如具有约30nm的厚度)。

[0174] 层间绝缘膜11从其第一主表面1a侧上的表面到底表面附近具有波导保持孔9。该孔在其中具有波导10，该波导10具有多层结构。在本示例中，波导10在波导保持孔9的侧表面9s和底表面9b处与层间绝缘膜11接触。

[0175] 层间绝缘膜11和波导10在其上具有内透镜层12。该内透镜层12在其上具有滤色层14。可以例如通过组合使用CVD和光刻处理基于氮化硅的绝缘膜等来形成内透镜层12。另一方面，滤色层14可以通过使用颜色抗蚀剂等的常规光刻来形成。滤色层14在其上具有微透镜层15。可以例如通过熔融方法或回刻蚀工艺来形成微透镜层15。

[0176] 接下来将示出图5中主要部分的典型尺寸的一个示例，以便于器件结构的具体描述。具体来说，波导10具有例如约700nm的宽度和例如约500nm的高度；层间绝缘膜11具有例如约600nm的厚度；光电二极管PD具有例如约600nm的宽度。在本示例中，将光电二极管PD的宽度制成小于波导10的宽度，这不是必需的，但甚至到加宽的光电二极管PD外围的信号光的分布导致串扰的增加。

[0177] 接下来，在图6中示意性地示出对应于图3的像素区域PX的截面结构，以便于操作原理的理解。该附图被简化使得它不完全对应于图4。例如，浮置扩散层FD以单一杂质区域为代表。如图6所示，在本示例中，半导体衬底1s在其第一主表面1a侧上的表面区域中具有比P型深区域DP更重掺杂的P型阱区域PW1和PW2。P型阱区域PW1在其表面中具有对应于重置晶体管RT或传输晶体管TX的源极区域和漏极区域的重掺杂N型区域SDN+1和SDN+2。重掺杂N型区域SDN+2电耦合到作为重置晶体管的参考电位的电源电位Vdd。重掺杂N型区域SDN+1为浮置扩散层FD。重掺杂N型区域SDN+1和重掺杂N型区域SDN+2在它们之间并且在半导体衬底1s的第一主表面1a上经由栅极绝缘膜等具有重置晶体管RT的栅极电极5b。

[0178] 另一方面，P型阱区域PW2在其表面中具有用于供给接地电位Gnd的重掺杂P型区域SDP+。半导体衬底1s在其第一主表面1a侧上的表面区域中具有光电二极管PD的N型阴极区域16n，以便具有与P型阱区域PW2的边界。在本示例中，该N型阴极区域与P型深阱区域DP配置PN结。N型阴极区域16n在其表面中具有电耦合到P型阱区域PW2的表面P+型区域17p，并且它缓和该表面对光电二极管PD的影响。

[0179] 重掺杂N型区域SDN+1和N型阴极区域16n在它们之间并且在半导体衬底1s的第一主表面1a上经由栅极绝缘膜等具有传输晶体管TX的栅极电极5a。

[0180] 在操作时，N型衬底区域1n电耦合到电源电位Vdd，并且P型深阱区域DP、P型阱区域PW1和PW2和表面P+型区域17p电耦合到接地电位Gnd。因此使得配置光电二极管PD的PN结反向偏置。

[0181] 接下来，在图7和图8中示出图5的波导10的内部结构的一个示例。如图7和图8所示，波导保持孔9在其毗邻侧壁9s的外围部分处具有例如基于氧化硅的侧壁绝缘膜19。它在孔内侧上的侧表面和底表面9b上具有第一基于氮化硅的绝缘膜20a。波导保持孔9在其第一基于氮化硅的绝缘膜20a上的整个内表面上具有第二基于氮化硅的绝缘膜20b。第二基于氮化硅的绝缘膜20b在其上具有第三基于氮化硅的绝缘膜20c，该绝缘膜20c嵌入在波导保持孔9中。如从图7中显而易见的，截面形状关于对称平面CP基本对称，并且在平面图中，如从图8中显而易见的，它具有基本方形形状或与此接近的矩形形状或者其中N为4或更大的基本N边多边形形状(包括圆形形状)。根据需要它也可以具有其它形状。如图8所示，第一基于氮化硅的绝缘膜20a、第二基于氮化硅的绝缘膜20b和第三基于氮化硅的绝缘膜20c具有在其拐角处圆化的平面形状。第一基于氮化硅的绝缘膜20a的圆化程度小于第二基于氮化硅的绝缘膜20b的圆化程度。这意味着后一膜具有更大的直径R。类似地，第二基于氮化硅的绝缘膜20b的圆化程度小于第三基于氮化硅的绝缘膜20c的圆化程度。

[0182] 在本示例中，如从图7中显而易见的，侧壁的内角θ为基本90度。第一基于氮化硅的绝缘膜20a的上部部分的宽度W1a小于其下部部分的宽度W1b。这里使用的术语“上部部分的宽度”是指高于第三基于氮化硅的绝缘膜20c的深度的一半且进一步高于上半部分的深度的一半的膜部分的水平测量厚度。另一方面，术语“下部部分的宽度”是指低于第三基于氮化硅的绝缘膜20c的深度的一半且进一步低于下半部分的深度的一半的膜部分的厚度。然而该厚度应落入第三基于氮化硅的绝缘膜20c的深度的范围内。这些限定也适用于其它膜。

[0183] 类似地，第二基于氮化硅的绝缘膜20b的上部部分的宽度W2a小于其下部部分的宽度W2b。

[0184] 这种结构和尺寸关系使得可以将由于弯曲波阵面导致的不希望的散射等小型化，因为可以使得在波导10的中心处在垂直方向上向下行进的信号光的速度的垂直分量和在倾斜朝向中心的同时在波导10的外围处行进的光均匀，并且同时可以确保波阵面在波导10的下半部分处的宽区域。

[0185] 接下来，在图9中示出了对应图8的截面A-A’的折射率分布。图9示出了阶梯状折射率分布，并且水平部分处的值例如为递减顺序的2.0、1.95和1.90。底部水平部分的折射率对应于基于氧化硅的侧壁绝缘膜19的折射率。

[0186] 与之相关联，在图10中示出了基于氮化硅的绝缘膜的氮含量和折射率之间的关系。从图10中显而易见，随着氮含量的增加，折射率呈现基本线性减少。

[0187] 此外，在图11中示出这样形成的基于氮化硅的绝缘膜中的氮组分比率和基于氮化硅的绝缘膜的典型CVD工艺(化学气相沉积)中气体流速比率之间的关系。如从图11显而易见的，随着含氮气体的流速的增加，膜中的氮组分比率呈现基本线性的增加。这暗示着可以通过从图10中选择对应于期望折射率的氮含量、在图11中选择对应于氮含量的含氮气体流速并且然后执行CVD来获得具有期望折射率的基于氮化硅的绝缘膜。

[0188] 3、对根据本申请第一实施例的半导体集成电路器件中CMOS图像传感器的波导周围的详细器件结构的一个示例的描述以及其相关制造方法的概要(主要是图12)

[0189] 该章节将描述图5所示的主要上半部分(高于衬底表面的部分)的详细结构的一个示例(上面参照图6等描述了半导体衬底内部的几乎每个结构，所以该章节将主要描述高于半导体衬底的上表面的部分)。上面参照图7详细地描述了波导10，所以在本章节中不重复对该部分的详细描述。

[0190] 图12是像素区域PX的详细器件截面图(从中省略波导10的内部结构)，用于描述根据本申请第一实施例的半导体集成电路器件中CMOS图像传感器的波导周围的详细器件结构的一个示例以及有关该结构的制造方法的概要。参照该附图，接下来将描述根据本申请第一实施例的半导体集成电路器件中CMOS图像传感器的波导周围的详细器件结构的一个示例和有关该结构的制造方法的概要。

[0191] 在图12中示出了图5的波导10外部周围的像素区域PX的详细截面结构的一个示例。如图12所示，N型单晶硅衬底1s在其第一主表面1a侧上的表面区域中具有光电二极管PD。N型单晶硅衬底1s例如在其第一主表面1a的基本整个表面上(例如在图1的光电二极管阵列区域DM的基本整个表面上)具有抗反射膜AR(具有例如约90nm的厚度)。

[0192] 抗反射膜AR在其上具有比抗反射膜更厚(具有例如约250nm的厚度)且主要由基于氧化硅的绝缘膜制成的预金属绝缘膜22。作为预金属绝缘膜22，优选的是例如HDP(高密度等离子体)-SiO2膜。

[0193] 预金属绝缘膜22在其上具有在第一层布线中的基于氧化硅的绝缘膜24(具有例如约100nm的厚度)，并且它具有例如通过单大马士革工艺嵌入得到的第一层铜嵌入布线M1。作为第一层布线中的基于氧化硅的绝缘膜24，优选的是例如P-TEOS(等离子体-正硅酸乙酯)-SiO2膜。

[0194] 第一层布线中的基于氧化硅的绝缘膜24和第一层铜嵌入布线M1在其上具有例如第一层布线上的扩散阻挡绝缘膜26(具有例如约30nm的厚度)。作为第一层布线上的扩散阻挡绝缘膜26，优选的是例如SiCN膜等。

[0195] 第一层布线上的扩散阻挡绝缘膜26在其上具有例如在布线层之间的基于氧化硅的绝缘膜23(具有例如约70nm的厚度)。作为布线层之间的基于氧化硅的绝缘膜23，优选的是例如SiOC膜等。

[0196] 布线层之间的基于氧化硅的绝缘膜23在其上具有例如第二层布线中的基于氧化硅的绝缘膜25(具有例如约120nm的厚度)，并且它在其中具有通过双大马士革工艺得到的第二层铜嵌入布线M2。作为第二层布线中的基于氧化硅的绝缘膜25，优选的是例如SiOC膜等。

[0197] 在本示例中，多层布线MW包括这些第一层铜嵌入布线M1、第二层铜嵌入布线M2等。

[0198] 第二层布线中的基于氧化硅的绝缘膜25和第二层铜嵌入布线M2在其上具有例如第二层布线上的扩散阻挡绝缘膜27(具有例如约30nm的厚度)。作为第二层布线上的扩散阻挡绝缘膜27，优选的是例如SiCN膜等。

[0199] 因而，在本示例中，从第二层布线上的扩散阻挡绝缘膜27的表面延伸到预金属绝缘膜22(也就是层间绝缘膜11)的中部的波导10的截面嵌入在具有矩形截面的波导保持孔9中。

[0200] 此外，波导10和第二层布线上的扩散阻挡绝缘膜27在其上具有例如内透镜IL，使得其光轴与波导10的光轴基本一致。例如利用平坦化绝缘膜21来平坦化内透镜IL的上表面。在本示例中，内透镜层12包括内透镜IL和平坦化绝缘膜21。作为内透镜层12的材料，优选的是例如基于氮化硅的绝缘膜。内透镜层12上的滤色层14根据需要具有诸如红色、蓝色或绿色滤波器的滤色器CF。滤色层14在其上具有例如微透镜ML，使得其光轴与波导10的光轴基本一致。

[0201] 4、对根据本申请第一实施例的半导体集成电路器件中CMOS图像传感器的波导保持孔的嵌入工艺等的一个示例的描述(主要从图13到图21)。

[0202] 该章节将描述在从第1章节至第3章节中描述的波导保持孔9的嵌入结构对应的工艺的一个示例。在本章节中从图13到图21，省略抗反射膜AR以简单示出示例。

[0203] 图13是波导保持孔及其周围的制造步骤(从基于氧化硅的侧壁绝缘膜19的形成到第一基于氮化硅的绝缘膜20a的形成)期间的器件的示意性截面图，用于描述根据本申请第一实施例的半导体集成电路器件中CMOS图像传感器的波导保持孔的嵌入工艺的一个示例。图14是波导保持孔及其周围的制造步骤(涂覆间隙填充材料的步骤)期间的器件的示意性截面图，用于描述根据本申请第一实施例的半导体集成电路器件中CMOS图像传感器的波导保持孔的嵌入工艺的一个示例。图15是波导保持孔及其周围的制造步骤(回刻蚀间隙填充材料的步骤)期间的器件的示意性截面图，用于描述根据本申请第一实施例的半导体集成电路器件中CMOS图像传感器的波导保持孔的嵌入工艺的一个示例。图16是波导保持孔及其周围的制造步骤(回刻蚀第一基于氮化硅的绝缘膜20a的步骤)期间的器件的示意性截面图，用于描述根据本申请第一实施例的半导体集成电路器件中CMOS图像传感器的波导保持孔的嵌入工艺的一个示例。图17是波导保持孔及其周围的制造步骤(去除间隙填充材料的步骤)期间的器件的示意性截面图，用于描述根据本申请第一实施例的半导体集成电路器件中CMOS图像传感器的波导保持孔的嵌入工艺的一个示例。图18是波导保持孔及其周围的制造步骤(刻蚀用于加宽第一基于氮化硅的绝缘膜20a上的波导保持孔的上部部分的步骤)期间的器件的示意性截面图，用于描述根据本申请第一实施例的半导体集成电路器件中CMOS图像传感器的波导保持孔的嵌入工艺的一个示例。图19是波导保持孔及其周围的制造步骤(形成第二基于氮化硅的绝缘膜20b的步骤)期间的器件的示意性截面图，用于描述根据本申请第一实施例的半导体集成电路器件中CMOS图像传感器的波导保持孔的嵌入工艺的一个示例。图20是波导保持孔及其周围的制造步骤(刻蚀用于加宽第二基于氮化硅的绝缘膜20b上的波导保持孔的上部部分的步骤)期间的器件的示意性截面图，用于描述根据本申请第一实施例的半导体集成电路器件中CMOS图像传感器的波导保持孔的嵌入工艺的一个示例。图21是波导保持孔及其周围的制造步骤(平坦化步骤之前的步骤)期间的器件的示意性截面图，用于描述根据本申请第一实施例的半导体集成电路器件中CMOS图像传感器的波导保持孔的嵌入工艺的一个示例。参照这些附图，接下来将描述根据本申请第一实施例的半导体集成电路器件中CMOS图像传感器的波导保持孔的嵌入工艺的一个示例。

[0204] 首先，如图13所示，通过典型的各向异性干法刻蚀(例如利用基于氟碳的刻蚀气体)形成波导保持孔9，该波导保持孔9从层间绝缘膜11的表面侧延伸到其内部。接下来，使用CVD等形成氧化硅膜，之后进行各向异性刻蚀，以沿着例如波导保持孔9的整个侧壁9s形成基于氧化硅的侧壁绝缘膜19。接下来，例如执行等离子体CVD，以在包括波导保持孔9的内表面的第一主表面1a侧上晶片1的基本整个表面上形成具有例如约300nm膜厚度的第一基于氮化硅的绝缘膜20a(具有例如约1.90的折射率)。

[0205] 接下来，如图14所示，向第一主表面1a侧上的晶片1的基本整个表面涂覆间隙填充材料31(例如有机间隙填充材料)，以使该表面平坦化。

[0206] 接下来，如图15所示，例如通过干法刻蚀(例如在基于氧的等离子体气氛中)对间隙填充材料31进行回刻蚀，以将间隙填充材料31留在波导保持孔9中，并且同时露出波导保持孔9外部的第一基于氮化硅的绝缘膜20a的表面。

[0207] 接下来，如图16所示，例如通过各向异性干法刻蚀(例如利用基于氟碳的刻蚀气体)对第一基于氮化硅的绝缘膜20a进行回刻蚀。这意味着去除将刻蚀的部分20ae。

[0208] 接下来，如图17所示，例如通过干法刻蚀(例如在基于氧的等离子体气氛中)从整个表面去除变为不必要的间隙填充材料31(图16)。

[0209] 接下来，如图18所示，例如通过各向异性干法刻蚀(例如基于氩的气体气氛中的溅射刻蚀)非各向同性地去除第一基于氮化硅的绝缘膜20a的表面，以加宽波导保持孔9的上端附近的未填充部分的宽度WE(将称为“第一上端扩大刻蚀处理”)。

[0210] 接下来，如图19所示，例如通过等离子体CVD在第一基于氮化硅的绝缘膜20a的基本整个表面上形成具有约200nm膜厚度的第二基于氮化硅的绝缘膜20b(具有例如约1.95的折射率)。

[0211] 接下来，如上所述，如图20所示，例如通过各向异性干法刻蚀(例如基于氩的气体气氛中的溅射刻蚀)，对第二基于氮化硅的绝缘膜20b的表面进行非各向同性去除，以加宽波导保持孔9的上端附近的未填充部分的宽度WE(将称为“第二上端扩大刻蚀处理”)。这意味着去除将刻蚀的第二基于氮化硅的绝缘膜的部分20be。

[0212] 接下来，如图21所示，例如通过等离子体CVD在第二基于氮化硅的绝缘膜20b的基本整个表面上形成具有约500nm厚度的第三基于氮化硅的绝缘膜20c(具有例如约2.00的折射率)，以其填充波导保持孔9。接下来，将类似于间隙填充材料31的间隙填充材料涂覆到第一主表面1a侧上的晶片1的基本整个表面。接下来，执行通过干法刻蚀的回刻蚀处理，直到去除波导保持孔9外部的第一基于氮化硅的绝缘膜20a、第二基于氮化硅的绝缘膜20b、第三基于氮化硅的绝缘膜20c等。

[0213] 5、对关于根据本申请第一实施例的半导体集成电路器件中的CMOS图像传感器的波导形成区域的深度方向范围的修改示例1(在抗反射膜正上方的结构)的描述(主要是图22)。

[0214] 该章节将描述关于图5所示截面结构的修改示例。为便于理解该附图，作为示例将具体描述具有矩形截面结构的波导保持孔9，但无需说，波导保持孔可以锥形化，换言之，可以是倒梯形。具有如图7所示形状以及如图25、图27、图30等所示形状的波导10可以适用于该修改示例。不但如图9所示的波导10中的折射率分布，而且如图24或图29所示的折射率分布可以适用于该修改示例。

[0215] 图22是对应于图4的截面X-X’的芯片截面图，用于关于根据本申请第一实施例的半导体集成电路器件中CMOS图像传感器的波导形成区域的深度方向范围描述修改示例1(在抗反射膜正上方的结构)。参照该附图，将描述关于根据本申请第一实施例的半导体集成电路器件中CMOS图像传感器的波导形成区域的深度方向范围的修改示例1(在抗反射膜正上方的结构)。

[0216] 在本示例中，如图22所示，波导10(波导保持孔9)到达层间绝缘膜11的下端，也就是抗反射膜AR的上表面。

[0217] 与半导体衬底的表面和波导10之间具有层间绝缘膜11的情况相比，该结构使得可以减少信号光的不希望反射。在本示例中，波导10在其正下方具有抗反射膜AR，所以可以允许抗反射膜AR用作形成波导保持孔9时的刻蚀停止层。此外，抗反射膜AR可以减少在形成波导保持孔9时对半导体衬底的损伤。

[0218] 6、对关于根据本申请第一实施例的半导体集成电路器件中CMOS图像传感器的波导形成区域的深度方向范围的修改示例2(在半导体衬底正上方的结构)的描述(主要是图23)

[0219] 类似于上述章节，本章节将描述关于图5的截面结构的修改示例。为了便于理解附图，将具体地描述具有矩形截面结构的波导保持孔9，但无需说，它可以是锥形化的，换言之，可以是倒梯形。该修改示例不仅可以适用于具有图7所示形状的波导10，而且可以适用于具有图25、图27、图30等所示形状的波导10。该修改示例也可以不仅适用于具有图9所示折射率分布的波导10，而且适用于具有图24或图29所示折射率分布的波导10。

[0220] 图23是对应于图4的截面X-X’的芯片截面图，用于描述关于根据本申请第一实施例的半导体集成电路器件中CMOS图像传感器的波导形成区域的深度方向范围的修改示例2(在半导体衬底正上方的结构)。参照该附图，将描述关于根据本申请第一实施例的半导体集成电路器件中CMOS图像传感器的波导形成区域的深度方向范围的修改示例2(在半导体衬底正上方的结构)。

[0221] 在本示例中，如图23所示，从波导10(波导保持孔9)下方去除抗反射膜AR，也就是层间绝缘膜11的下端，使得波导10(波导保持孔9)到达N型单晶硅衬底1s(半导体衬底)的上表面1a。

[0222] 与半导体衬底的表面和波导10之间具有抗反射膜AR的情况相比，这使得可以减少信号光的不希望反射等。

[0223] 类似于上面参照图22给出的描述，在波导保持孔9的形成期间，允许抗反射膜AR用作一次停止刻蚀的刻蚀停止层。之后去除抗反射膜AR。因此，与仅通过单一刻蚀处理形成波导保持孔9相比，可以减少对衬底1s的损伤。

[0224] 7、对关于根据本申请第一实施例的半导体集成电路器件中CMOS图像传感器的波导保持孔的嵌入结构的折射率分布的修改示例(连续折射率分布系统)的描述(主要是图24)。

[0225] 本章节将以图7的结构作为示例描述图9的折射率分布的修改示例。该折射率分布不仅可以基本适用于图7所示结构，而且可以基本适用于图25、图27、图30等所示的结构。

[0226] 图24是具有图8的对称平面CP作为对称中心的截面A-A’的折射率的分布图，该图用于关于根据本申请第一实施例的半导体集成电路器件中CMOS图像传感器的波导保持孔的嵌入结构来描述折射率分布的修改示例(连续的折射率分布系统)。参照该图，接下来将描述关于根据本申请第一实施例的半导体集成电路器件中CMOS图像传感器的波导保持孔的嵌入结构的折射率分布的修改示例(连续的折射率分布系统)。

[0227] 在本示例中，与图9不同，折射率的分布呈现如图24所示的连续变化。

[0228] 通过该分布，在波导10的中心处垂直向下延伸的波阵面可以高精度地制成连续且宽宽度平面，带来小型化的散射。

[0229] “连续变化”可以不仅由实际连续变化引起，而且由于替代使用多层膜引起。例如，当采用图13到图21的工艺作为示例时，可以配置第一基于氮化硅的绝缘膜20a、第二基于氮化硅的绝缘膜20b和第三基于氮化硅的绝缘膜20c中的每一个(基于嵌入的氮化硅的绝缘膜)作为两个或更多层的膜(例如三层膜)，由此区分它们的折射率(后形成的膜具有更高折射率)。因而，通过将每个构成膜形成为多层膜，通过连续膜形成可以避免连续折射率变化工艺的困难。这完全适用于图25的结构，并且也适用于图27和图30所示的侧壁结构。

[0230] 8、对关于根据本申请第一实施例的半导体集成电路器件中CMOS图像传感器的波导保持孔的截面结构的修改示例(正向锥形化的波导保持孔)的描述(主要是图25和图26)。

[0231] 本章节将描述图7的修改示例，同时采用图5所示外围结构作为示例。无需说，这里描述的结构并不限于图5所示的外围结构，但可以适用于图22和图23所示的外围结构。

[0232] 图25是波导10的详细器件局部截面图，用于描述修改示例(正向锥形化波导保持孔)，该修改示例关于根据本申请第一实施例的半导体集成电路器件中CMOS图像传感器的波导保持孔的截面结构。图26是对应于图25的第三基于氮化硅的绝缘膜20c的深度方向上的平分面的水平截面Z-Z’的截面图。参照这些附图，接下来将描述关于根据本申请第一实施例的半导体集成电路器件中CMOS图像传感器的波导保持孔的截面结构的修改示例(正向锥形化波导保持孔)。

[0233] 在本示例中，不同于图7和图8，波导保持孔9不具有基于氧化硅的侧壁绝缘膜19，但其本身具有如图25和图26所示的倒梯形截面形状。无需说，类似于图7，波导保持孔可以具有基于氧化硅的侧壁绝缘膜19。

[0234] 通过不具有侧壁绝缘膜的简单结构，更具体地通过倾斜地形成波导保持孔9本身的侧壁9s，可以得到类似于图7的效果。

[0235] 侧壁的内角θ的优选范围例如是97°<(内角θ)≤103°。内角θ可以超过上限，但这样的内角对像素区域PX的尺寸减小是不利的。另一方面，通过“垂直”的限定确定下限。与垂直位置过小的倾斜无法产生显著的倾斜效果。

[0236] 9、对关于根据本申请第一实施例的半导体集成电路器件中CMOS图像传感器的波导保持孔的嵌入结构的修改示例1(具有基于氮化硅的侧壁的矩形波导保持孔)的描述(主要是图27至图29)。

[0237] 类似于上述章节，该章节将描述图7的修改示例，同时以图5的外围结构作为示例。无需说，这里描述的结构不限于图5的外围结构，而是可以适用于图22和图23的外围结构。

[0238] 图27是波导10的详细器件局部截面图，用于关于根据本申请第一实施例的半导体集成电路器件中CMOS图像传感器的波导保持孔的嵌入结构来描述修改示例1(具有基于氮化硅的侧壁的矩形波导保持孔)。图28是对应于图27的第三基于氮化硅的绝缘膜20c的深度方向上的平分面的水平截面Z-Z’的截面图。图29是具有图27的对称平面CP作为对称中心的截面A-A’的折射率的分布图。参照这些附图，接下来将描述关于根据本申请第一实施例的半导体集成电路器件中CMOS图像传感器的波导保持孔的嵌入结构的修改示例1(具有基于氮化硅的侧壁的矩形波导保持孔)。

[0239] 在本示例中，如图27和图28所示，类似于图7，侧壁的内角θ为基本90度。此外，波导保持孔9在其毗邻侧壁9s的外围部分处具有例如基于氧化硅的侧壁绝缘膜19，并且该基于氧化硅的侧壁绝缘膜19沿着其侧表面并且例如在其整个圆周之上具有第一基于氮化硅的侧壁绝缘膜30a。此外，该第一基于氮化硅的侧壁绝缘膜30a沿着其侧表面并且例如在其整个圆周之上具有第二基于氮化硅的侧壁绝缘膜30b。在保持未填充的部分中，嵌入第三基于氮化硅的绝缘膜20c。

[0240] 由于这种结构不需要在如图7所示的波导10的下半部分处基于氮化硅的绝缘膜的水平部分(低于基于嵌入的氮化硅的绝缘膜20c的下端部分的部分)，所以可以减少该部分处信号光的衰减或反射。

[0241] 此外，本示例具有如下优势：由于侧壁的结构在下部部分处平滑地变得更宽(这将在下面具体描述)，便于工艺控制。

[0242] 在本示例中，第一基于氮化硅的侧壁绝缘膜30a的上部部分的宽度W1a小于其下部部分处的宽度W1b。这里使用的术语“上部部分的宽度”是指高于波导保持孔9的深度的一半并且进一步高于上半部分的深度的一半的膜部分的水平测量厚度。另一方面，术语“下部部分的宽度”是指低于波导保持孔9的深度的一半并且进一步低于下半部分的深度的一半的膜部分的水平测量厚度。

[0243] 类似地，第二基于氮化硅的侧壁绝缘膜30b的上部部分的宽度W2a小于其下部部分的宽度W2b。

[0244] 通过如上所述那样设置这些绝缘膜的宽度，可以得到与如参照图7描述的下部部分更宽的侧壁结构产生的效果类似的效果。

[0245] 如图29所示，折射率分布与图9的完全相同。

[0246] 10、对关于根据本申请第一实施例的CMOS图像传感器的波导保持孔的嵌入结构的修改示例2(具有基于氮化硅的侧壁的正向锥形化波导保持孔)的描述(主要是图30)。

[0247] 类似于上述章节，本章节将描述图7的修改示例，同时以图5的外围结构为示例。无需说，这里描述的结构不限于图5的外围结构，而是可以适用于图22和图23所示的外围结构。

[0248] 图30是波导10的详细器件局部截面图，用于关于根据本申请第一实施例的半导体集成电路器件中CMOS图像传感器的波导保持孔的嵌入结构来描述修改示例2(具有基于氮化硅的侧壁的正向锥形化波导保持孔)。参照该附图，接下来将描述关于根据本申请第一实施例的半导体集成电路器件中CMOS图像传感器的波导保持孔的嵌入结构的修改示例2(具有基于氮化硅的侧壁的正向锥形化波导保持孔)。

[0249] 在本示例中，如图30所示，类似于图27的多侧壁结构施加于类似于图25所示的锥形化波导保持孔9。这意味着，代替图27的基于氧化硅的侧壁绝缘膜19，使用具有倒梯形截面形状的图25的波导保持孔9。

[0250] 通过使用这样的结构，可以在不使用基于氧化硅的侧壁绝缘膜19的情况下产生与通过第9章节描述的示例产生的类似优势。该示例因此实现简单的结构和容易的制造。

[0251] 无需说，本示例并不排除基于氧化硅的侧壁绝缘膜19的使用。

[0252] 11、对上述实施例(和修改示例)和通常考虑的补充描述(主要是图31)。

[0253] 图31是对应于图4的截面X-X’的芯片的示意性截面图，用于描述对应于图5(部分地对应图7或图12)的第一实施例的概要。参照该附图，接下来将执行对上述实施例(和修改示例)和通常考虑的补充描述。

[0254] (1)对技术问题的考虑和补充描述

[0255] 当前像素区域的尺寸正变成相等水平(例如高达波长的若干倍)或小于期望的光波长(该尺寸的区域称为“波段”)。即使引入波导或各种附加透镜，也仍然难以仅通过这样的引入将光聚焦为仅围绕光电二极管中心部分的波。

[0256] 具体而言，从几何光学的角度而言，即使使用具有微透镜或内透镜的外部光学系统来将光聚焦于每个光电二极管的中心上，光在贯穿波导的基本整个表面传播的同时行进，因为波阵面具有与波长相当的扩展。通过光在波导等附近的散射，泄漏发生在相邻的像素区域中，从而引起串扰等。

[0257] 为了消除波导中信号光的这种不希望的扩展，有效的是引入光聚焦结构(将称为“简单的中心高折射率结构”)，其中折射率在以波导的中心光轴为中心的中心侧上更高，并且折射率呈现从中心辐射状地阶梯减小或连续减小。

[0258] 然而本发明人的研究揭露，在波段中，随着与行进方向垂直的波阵面的区域更大，光更直地行进，但在简单的中心高折射率结构中，波阵面由于中心和外围之间光速度的不同而弯曲，并且基于惠更斯原理出现散射，从而导致波包的扩展。

[0259] (2)对第一实施例的概要进行描述(主要是图31)

[0260] 为了克服这样的问题，第一实施例采用下列的结构。

[0261] 首先，描述基本配置。如图31所示，目标光电二极管阵列区域DM中每个像素区域PX中的半导体衬底1s在半导体衬底1s的第一主表面1a的表面区域中具有光电二极管PD。半导体衬底1s在其第一主表面1a上具有层间绝缘膜11，该层间绝缘膜11具有多层布线MW(嵌入布线或非嵌入布线或者其组合)。该层间绝缘膜11具有波导保持孔9，该波导保持孔9具有基本垂直的侧壁9s(具有基本90度的内角θ的侧壁)(波导保持孔9可以具有在层间绝缘膜11中部处的底部或者它可以从中穿透；并且它可以具有或者可以不具有抗反射膜AR)。在波导保持孔9中，嵌入具有多层结构的波导10。波导10具有下列内部结构。具体而言，波导保持孔9在其外围处具有覆盖波导保持孔9的侧表面9s且到达其底表面9b的基于氧化硅的侧壁绝缘膜19(其不是必需的，但优选地围绕整个圆周)。在基于氧化硅的侧壁绝缘膜19内部具有覆盖其表面和波导保持孔9的底表面9b的第一基于氮化硅的绝缘膜20a。在第一基于氮化硅的绝缘膜20a内部进一步具有覆盖其表面且具有比第一基于氮化硅的绝缘膜20a更高折射率的第二基于氮化硅的绝缘膜20b。在第二基于氮化硅的绝缘膜20b还进一步具有第三基于氮化硅的绝缘膜20c，该绝缘膜20c具有比第二基于氮化硅的绝缘膜20b更高的折射率，使得填充波导保持孔9(完全填充不是必需的，但在这种情况下是优选的)。

[0262] 这样的结构提供对应于相应结构的特性的下列优势。

[0263] (2-1)基本垂直的波导保持孔9的侧壁9s对于像素区域PX的小型化是有利的。此外，它可以通过相对简单的处理得到。

[0264] (2-2)波导10中外部部分处的基于氧化硅的侧壁绝缘膜19可以减少由于侧壁9s外侧的多层膜的影响导致的信号光的散射。

[0265] (2-3)其中从外部部分向中心部分增加的折射率能够使得信号光聚焦在光电二极管PD的中心部分上。

[0266] (2-4)由于基于氧化硅的侧壁绝缘膜10作为波导10的外部部分定位，波导10内部的多层膜(第一基于氮化硅的绝缘膜20a和第二基于氮化硅的绝缘膜20b)朝向中心侧倾斜，这使得倾斜通过该多层膜行进的信号光的速度高于直着通过中心行进的信号光的速度。作为结果，总体波阵面不弯曲并且可以抑制散射。

[0267] (2-5)折射率的逐步变化出现，因为波导10在其下部部分处具有多层膜结构。这减少在界面处的反射等。

[0268] (2-6)波导10基本包括基于氧化硅的绝缘膜和基于氮化硅的绝缘膜，使得它可以相对容易地得以制造。

[0269] (2-7)由于波导保持孔仅具有一个侧壁，所以可以相对容易地得以制造。

[0270] (2-8)在本示例中，并不限制波导保持孔9的下端的位置，而是从防止损伤衬底的角度而言层间绝缘膜11的中部的下端是有利的。当抗反射膜AR在波导保持孔9下方时，具有在抗反射膜AR的上表面上的下端的波导保持孔9在工艺中是有利的，因为可以在那里结束刻蚀。

[0271] (3)对其它修改示例(包括逐颜色的氮化物多层膜厚度调整型结构)的描述

[0272] 下列的修改示例可以与所有上述示例(包括基本示例和修改示例)组合使用。

[0273] (3-1)对逐颜色抗反射膜优化系统的描述(参照图12等)

[0274] 在上述示例中，当显微镜下看时，像素区域PX彼此相邻设置、通过例如红色、绿色或蓝色之类的颜色划分，并且每个像素区域PX的抗反射膜AR的基本配置(诸如膜配置或膜厚度)是相同的(同一抗反射膜系统)。然而不是必需采用这样的系统，并且关于对应于每个颜色的每个像素区域PX可以优化膜配置、膜厚度等(逐颜色抗反射膜优化系统)。根据该逐颜色抗反射膜优化系统，可以减少每个颜色的反射。另一方面，同一抗反射膜系统具有简化工艺的优势。

[0275] (3-2)对逐颜色的波导结构改变系统的描述(参照图7、图25、图27和图30)[0276] 在上述示例中，像素区域PX不管它们对应于哪种颜色都具有同样的波导结构(相同的波导结构系统)。不是必需采用这种系统，并且可以通过颜色改变波导结构(波导结构组合系统)。例如，可以使用图25所示的波导作为对应于红色和绿色的像素区域PX的波导10，并且可以使用图30所示的波导作为对应于蓝色的像素区域PX的波导10。这样的波导结构组合系统能够使得通过颜色最优化波导10，而相同波导结构系统具有便于制造工艺的优势。

[0277] (3-3)其上具有凸部的嵌入氮的基于氮化硅的绝缘膜的结构(参照图7、图25、图27和图30)

[0278] 在上述示例中，基于嵌入的氮化硅的绝缘膜20c在波导保持孔9的上端处基本平坦(具有平坦上表面的基于嵌入的氮化硅的绝缘膜的结构)。平坦上表面不是必需的，并且膜可以在其上具有凸状结构(具有凸部的基于嵌入的氮化硅的绝缘膜的结构)。这使得可以进一步增强光聚焦效果。另一方面，具有平坦上表面的基于嵌入的氮化硅的绝缘膜的结构具有便于制造工艺的优势。

[0279] 在具有平坦上表面的基于嵌入的氮化硅的绝缘膜的结构或其上具有凸部的基于嵌入的氮化硅的绝缘膜的结构中，可以在基于嵌入的氮化硅的绝缘膜20c上设置抗反射膜AR(其上具有抗反射膜的基于嵌入的氮化硅的绝缘膜的结构)。这种结构使得可以减少波导10的上端部分处的反射。另一方面，具有平坦上表面的基于嵌入的氮化硅的绝缘膜的结构具有便于制造工艺的优势。

[0280] (3-4)对关于波导中的中间多层结构的修改示例的描述(参照图7、图25、图27和图30)

[0281] 作为图7、图25、图27和图30所示的诸如第一基于氮化硅的绝缘膜20a(第一基于氮化硅的侧壁绝缘膜30a)和第二基于氮化硅的绝缘膜20b(第二基于氮化硅的侧壁绝缘膜30b)的波导中的中间多层结构，具体地描述均包括两个层的示例。无需说，这种中间层结构不是必需的，并且可以包括单个层或者三个或更多层。包括单个层的中间层结构具有便于制造工艺的优势。另一方面，包括三个或更多层的中间层结构具有与通过如图24的连续分布产生的效果类似的效果。

[0282] 12、总结

[0283] 基于一些实施例具体描述了本发明人作出的本发明。然而本发明并不限于此或者并不受它们的限制，而是可以在不脱离本发明范围的情况下以各种各样的方式改变。

[0284] 例如，在上述实施例中，作为示例具体地描述了主要使用基于铜的嵌入布线的多层布线，但无需说，可以使用除了基于铜的嵌入布线之外的嵌入布线或非嵌入布线诸如基于铝的非嵌入布线的多层布线。

[0285] 在上述实施例中，作为示例具体地描述了主要具有CMOS图像传感器区域作为图像传感器区域的半导体集成电路器件，但无需说，图像传感器区域不限于CMOS图像传感器区域，而是也可以使用另一系统的图像传感器区域诸如CCD图像传感器区域。

[0286] 此外，在上述实施例中，作为示例具体地描述了具有图像传感器区域和另一电路区域二者的半导体芯片，但无需说，图像传感器区域可以占据半导体芯片整体的大部分。

[0287] 在上述实施例中，作为示例描述了使用基于硅的半导体衬底(包括SiGe衬底或SOI衬底)的半导体集成电路器件，但无需说，器件可以使用其它半导体衬底(例如GaAs衬底)或其它绝缘衬底。

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集电体-专利编号CN102971897A	2020-05-11	218
电池集电体-专利编号CN105958078B	2020-05-13	103
集电体-专利编号CN106992302A	2020-05-11	199
电池集电体-专利编号CN105958078A	2020-05-12	669
电池集电体-专利编号CN101425566B	2020-05-12	145
电池集电体-专利编号CN101425567B	2020-05-13	437
电池集电体-专利编号CN101425567A	2020-05-13	900
电池集电体-专利编号CN101425566A	2020-05-12	434
集电体-专利编号CN102971898B	2020-05-11	547
集电体-专利编号CN102971898A	2020-05-11	160

半导体集成电路器件

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