本发明涉及分频电路和包括它的数字锁相环电路(PLL)。

图1是一般的可编程数字PLL电路的框图。

如图1所示，数字PLL电路包括，例如，一个相位比较器2，一 个数字计数器8，一个频率复用器4，和一个分频器5。

相位比较器2比较频率fref的参考时钟信号的的相位，和来自分 频器5的振荡输出f5，并根据比较结果输出一个增/减信号给数字计 数器8。例如，当振荡输出f5的频率低于参考时钟信号时，它输出 一个上信号给数字计数器8，而在相反情况下，它输出一个下信号给 数字计数器8。

数字计数器8，根据相位比较器2的增/减下信号，从最低比特 向最高比特，递增或递减计数值，并输出一个n比特计数值给频率 复用器4。

频率复用器4有和压控振荡器(VOC)同样的功能，根据输入计 数值S3确定振荡频率，并最终输出频率f0的目的时钟S4。分频器 5输出一个通过对频率复用器4的输出信号S4进行分频获得的振荡 输出f5，给相位比较器2。

图1所示的数字PLL电路6要求一个2n/fref的操作时间，以在 数字计数器8是n-比特计数器时达到图2所示的锁定状态。

在数字PLL计数器中，给数字计数器8提供32/33分频器，它 选择性地进行32或33分频，并用这个32/33分频器递增或递减。

图3是在图1的数字计数器8中提供的，相关领域的分频器1 的电路图。

图7A-7N和图8A-8N是输入信号S0，S7，S9，S11和S14的 时序图，以及分频率确定信号S21，S14，S17和S19。

图7A-7N是时序图，其中图3所示的4/5选择信号是一个高电 平(当4被选择作为电路模块3中的分频率时)。图8A-8N是时序 图，其中图3所示的4/5选择信号S24是低电平(当5被选择作为 电路模块3中的分频率时)。

分频器1根据4/5选择信号S24用32或33对输入信号S0分频。

如图3所示，分频器1包括电路模块3和5。

电路模块3包括D-型触发器(D-FF)7，9，11，AND电路13 和OR电路14。

D-FF7，9，11用输入信号S0作为参考时钟驱动。

电路模块3根据从电路模块5输入的，图7J和图8J所示的分 频率确定信号，用4或5对输入信号S0分频，并从D-FF7的Q-端 向电路模块5输出分频信号S7。具体地，当分频率确定信号S21是 高电平时，电路模块3产生图8B所示的，通过用5对输入信号S0 分频所得到的信号S7，而当分频率确定信号S21是低电平时，产生 图7B所示的，通过用4对输入信号S0分频所得到的信号S7。

电路模块5包括D-FF15，17和19，一个4-输出NOR电路21 和一个缓冲器23。

在电路模块5中，D-FF15的CLK端被连接到电路模块3的D- FF17的Q-端，D-FF17的Q端被连接到D-FF19的CLK端。D-FF17 的Q端被连接到D-FF19的CLK端。另外，在D-FF15，17，和19 中，D端和Q-端相连接。

这里，D-FF15，17和19串联，每个D-FF可以将一个信号分 为两个。因此，图7N和8N所示的，通过用8对信号S7分频获得的 信号S19被在D-FF19的Q端输出。

通过用2对信号S7分频获得的图7L和8L所示的信号S15被从 D-FF15的Q端输出，而通过用4对信号S7分频获得的图7M和8M 所示的信号S17被从D-FF17的Q端输出。

NOR电路21接收4个信号作为输入，即来自D-FF15，17，19 的信号S15，S17，S19，和4/5选择信号S24，并向电路模块13中 的AND电路13输出NOR操作的结果，作为分频率确定信号S21。这 里，如图7J和8J所示，当S15，S17，S19和4/5选择信号S24的 全部都是低电平时，分频率确定信号S21变为一个高电平，在其它 情况下就为低电平。

当在分频器1中将一个信号32分频时，4/5选择信号S24保持 在高电平，而通过对输入信号S04分频获得的信号S7在电路模块5 中被8分频。结果，产生了对输入信号S032分频获得的输出信号S1。

另一方面，当分频器1将一个信号33分频时，它使电路模块3 在信号S7的8个周期中的7个周期作为1/4分频器，而在8个周期 中的1个周期作为1/5分频器。所以，操作变为(4×7/8+5×1/8) ×8，分频器1产生一个通过将输入信号S0 33分频获得的输出信号 S1。

然而，相关技术中的问题是，蜂窝电话和其它通信领域中使用 的PLL电路主要使用由双极性，非MOS逻辑构成的分频器，因为本 地频率有1GHZ或更高的频带。

另外在这样的通信领域使用的PLL电路的电源电压在多数情况 下是3V，一个基本类型的D-FF有图4所示的结构。

所以D-FF包括差分放大器电路200和201，发射极-耦合逻辑 (ECL)电路202和203，锁存电路204和205。

差分放大器电路200包括发射极-耦合npn型晶体管Q1和Q2， 和一个在耦合点提供的恒流源I0。差分放大电路201包括发射极- 耦合npn型晶体管Q3和Q4，和一个在耦合点提供的恒流源I1。

ECL电路202包括发射极-耦合npn型晶体管Q5和Q6。ECL电 路203包括发射极-耦合npn型晶体管Q9和Q10。

锁存电路204包括集电极-，基极-和发射极-耦合npn型晶 体管Q7和Q8。锁存电路205包括集电极-，基极-和发射极-耦合 npn型晶体管Q11和Q12。

在这个电路结构中，D-FF的输出放大只能为大约0.3V或更低。 需要降低负载阻抗，以提高通过率。

然而，近来的蜂窝电话期望提供长的通话时间，因此如果负载 阻抗做得如上述一样小，就会增加电流消耗和功率消耗。

另外，当通过率差时，双极性ELC电路的输出中的抖动会增加， PLL电路的VOC输出信号中的噪声会增加。结果，数字通信信号的比 特误码率将变差。

例如，在图的D-FF中，当由来自D端的输入信号产生的E输 入信号和F输入的波形如图5A所示时，在输出信号G和H中产生图 5B所示的抖动ΔX。

注意在图3所示的分频器1中，D-FF15，17和19在电路模块 5中以异步模式被串联。

因此在D-FF出现的抖动被发送给D-FF17和19，而是抖动Δ X的3倍的抖动ΔY出现在从最后一级D-FF19输出的输出信号G 和H中出现，如图5C所示。

结果在图3所示的分频器1中，在最终获得的输出信号S1中， 抖动变大。如果分频器1被用在PLL电路中，PLL电路的VOC输出信 号的相位噪声将增加，而数字通信信号的比特误码率将变坏。

本发明的一个目的是提供一个分频器电路，和一个包括它的数 字PLL电路，能够抑制在输出信号中出现的抖动。

根据本发明的第一方面，提供了一个分频器电路包括：包括多 个串联的存储电路并被形成分频器的第一分频器，根据作为第一参 考时钟信号的一个输入信号驱动，并通过由分频率确定信号所选择 的一个分频率对所述输入信号分频，以产生第一分频信号；包括多 个串联的存储电路并被形成分频器的第二分频器，根据作为第二参 考时钟信号的所述第一分频信号驱动，并通过对应于所述串联的存 储电路数的分频率对所述第一分频信号分频，以产生第二分频信号； 和一个分频率确定设备，用于根据第二分频器的存储电路的输出， 产生所述分频率确定信号。

根据本发明的第二方面，提供了一个数字PLL电路，包括一个 分频器，产生一个通过对频率复用设备的输出信号分频获得的振荡 输出；相位比较设备，用于比较参考信号和分频器的振荡输出的相 位；数字计数器，用于根据相位比较设备的比较结果，使用分频器 电路进行计数；和倍频设备，用于确定振荡频率，以根据数字计数 器的计数结果产生一个输出信号，最终产生目标频率的输出信号。

最好在本发明的第一和第二方面，第一分频器连接根据输入信 号被驱动的多个存储电路，以向第二级存储电路输入第一级存储电 路的一个经反相的输出，当有随后级的存储电路时，根据分频率确 定信号，向随后级的存储电路连续输出第二级存储电路的输出，当 由第一分频率进行分频时，反馈对应于最后一级存储电路的输出的 逻辑和的信号，和除最后一级外的存储电路的输出到第一级存储电 路的输入；当由第二分频率进行分频时，反馈除最后一级之外的一 个存储电路的输出，给第一级存储电路的输入，并用第一级存储电 路的经反相的输出作为第一分频信号，而第二分频器连接根据第一 分频信号被驱动的多个存储电路，以向第二级存储电路输入第一级 存储电路的一个经反相的输出，输入前一级存储电路的一个输出到 用于第三级的随后一级存储电路，并输入最后一级存储电路的输出 到第一级存储电路，并用最后一级存储电路的输出作为第二分频信 号。

最好第一分频器连接根据输入信号被驱动的多个存储电路，以 根据分频率确定信号，当由第一分频率进行分频时，反馈对应于最 后一级存储电路的输出的逻辑和的信号，和最后一级之前的存储电 路的输出到第一级存储电路的输入；当由第二分频率进行分频时， 反馈最后一级之前的一个存储电路的输出，给第一级存储电路的输 入。

另外，最好第一分频器连接根据输入信号被驱动的多个存储电 路，以向第二级存储电路输入第一级存储电路的一个经反相的输出， 当有随后级的存储电路时，根据分频率确定信号，向随后级的存储 电路连续输出第二级存储电路的输出，当由第一分频率进行分频时， 根据分频率确定信号，反馈最后一级存储电路的输出到第一级存储 电路的输入；当由第二分频率进行分频时，反馈除最后一级之外的 一个存储电路的输出，给第一级存储电路的输入，并用第一级存储 电路的经反相的输出作为第一分频信号，而第二分频器连接根据第 一分频信号被驱动的多个存储电路，以向第二级存储电路输入第一 级存储电路的一个经反相的输出，输入前一级存储电路的一个输出 到用于第三级的随后一级存储电路，并输入最后一级存储电路的输 出到第一级存储电路，并用最后一级存储电路的输出作为第二分频 信号。

最好是，第一分频器连接根据输入信号被驱动的多个存储电路， 以根据分频率确定信号，当由第一分频率进行分频时，反馈最后一 级存储电路的输出到第一级存储电路的输入；当由第二分频率进行 分频时，反馈最后一级之前的一个存储电路的输出，给第一级存储 电路的输入。

最好，第二分频器进一步包括，在最后一级存储电路的后一级 有一个存储电路，用输入信号作为参考时钟信号驱动，并将第二分 频信号作为输入接收。

更好地是，分频率确定设备产生一个分频率确定信号，它表示 在第二分频器电路的所有存储电路的所有输出和分频率选择信号变 为第一逻辑电平时，进行由第一分频率进行的分频。

最好是，分频电路进一步包括一个耗尽计数器，它产生分频率 选择信号，并根据由第二分频器电路产生的第二分频信号进行计数。

最好存储器电路是D-型触发器。

通过随后结合附图的详细描述，本发明的这些和其它目的和特 征将变得更加清楚。

图1是通常的可编程数字PLL电路的框图；

图2是说明图1所示的数字PLL电路的操作图；

图3是在图1所示的数字计数器中提供的相关技术的分频器的 电路图；

图4是通常的D-FF的内部结构的视图；和

图5A-5C是说明在D-FF发生的抖动的视图；

图6是根据本发明第一实施例的数字PLL电路的分频器的电路 图；

图7A-7N是在前一级电路模块选择4作为分频率时，图6所示 的分频电路的相应信号的时序图；

图8A-8N是在前一级电路模块选择5作为分频率时，图6所示 的分频电路的相应信号的时序图；

图9是说明耗尽计数器的视图；

图10A是图6所示的4/5选择信号的波形图，而图10B是图6 所示的输出信号的波形图；

图11是根据本发明第二实施例的数字PLL电路的分频器电路的 电路图；

图12是根据本发明第三实施例的数字PLL电路的分频器电路的 电路图；

图13是根据本发明第四实施例的数字PLL电路的分频器电路的 电路图；

图14是根据本发明第五实施例的数字PLL电路的分频器电路的 电路图；

图15是根据本发明第六实施例的数字PLL电路的分频器电路的 电路图；

下面将结合附图描述优选实施例。

图6是根据第一实施例的数字PLL电路的分频器电路的电路图。

在图1所示的数字PLL电路的数字计数器8中提供分频器电路 41。

图7F，7G，7H和7I以及图8F，8G，8H和8I分别是图6所示 的信号S49，S51，S53，和S47的时序图。

这里图7A-7N是在4/5选择信号S24是高电平时的时序图(当 在电路模块3中选择4作为分频率时)。图8A-8N是在4/5选择信 号S24是低电平时的时序图(当在电路模块3中选择5作为分频率 时)。

如图6所示，分频器电路41包括一个电路模块3，作为第一分 频器，电路模块45作为第二分频器。

这里电路模块3和上述图3所示的相关领域的分频器的电路模 块一样。

因此，输入信号S0，S7，S9，S11，和S14的时序，以及图6所 示的分频率确定信号S21，S15，S17，S19变得和图7A，7B，7C，7D， 7E，7J，7L，7M，7N，以及图8A，8B，8C，8D，8E，8J，8L，8M，8N 所示的一样，以和上述分频器1同样的方式。

以下将给出图6所示的电路模块45的详细解释。

电路模块45包括D-FF 47，49，51和53，一个5-输入NOR 电路55作为分频率确定设备，和一个缓冲器57。

D-FF47的Q-端被连接到D-FF49的D端，D-FF49的Q端被 连接到D-FF51的D端，D-FF51的Q端被连接到D-FF53的D端， 而D-FF53的Q端被连接到D-FF47的D端。

在这个结构中，D-FF47的输出被顺序送到D-FF49，51和53， 而D-FF53的输出被反馈到D-FF47的输入。

D-FF47，49，51和53的CLK端被连接到电路模块3的D-FF7 的Q-端，并和信号S7同步被驱动。

这里如图7E-7I所示，例如D-FF53的Q端的电平变化效果 被反馈到D-FF53的Q端，作为信号S7的一个周期的4倍(D-FF47， 49，51和53的级数)时间之后的一个反相电平变化。因此信号S47， S47-和S49，S51和S53变成通过对信号S78分频得到的信号。

NOR电路55接收来自D-FF47，49，51和53的信号S47，S49， S51和S53和4/5选择信号作为输入，并向电路模块3输出对它们进 行NOR操作的结果作为分频率确定信号S21。

这里，分频率确定信号S21的波形示于图7J和图8J，并且和从 分频器1的NOR电路21输出的分频率确定信号一样。

4/5选择信号S24，被从耗尽计数器53输出，如图9所示。

耗尽计数器59输出图10A所示的4/5选择信号S24给电路模块 45。在4/5选择信号是低电平时，电路模块45输出通过对输入信号 S0 33分频，而4/5选择信号是高电平时，通过对输入信号S0 32分 频获得的信号S57。

如图10B所示，输出信号S57包括，等于对输入信号S0 33分 频获得的信号的3个周期，和等于对输入信号S0 32分频获得的一 个信号地8个周期。

耗尽计数器59通过计算输出信号S57中包括的脉冲，来计算计 数值1315(33×3+32×38)。

接着将说明图6所示的分频器电路41的操作。

首先将参考图7A-7N说明将一个信号32分频时，分频器电路41 的操作。

在这种情况下，如图7A-7N所示，4/5选择信号被保持在高电 平，并如图7J所示，分频率确定信号S21被保持在低电平。因此， 信号S13也被保持在低电平，而如图7C所示的，从D-FF9的Q端 输出的信号S9被输出到D-FF7的D端，作为图7E所示的信号S14。

因此，例如D-FF7的D端的电平变化效果被反馈到D-FF7的 D端，作为在输入信号S0×2(D-FF7和9的级数)的一个周期时 间过后的经反相的电平变化。因此，如图7B，7C和7E所示，信号S7， S9和S14变成被4分频的输入信号S0。

接着，信号S7输入到D-FF47的CLK端。这里，如上所述， 如图7I，7F，7G，7H所示，信号S47，S47-，S49，S51和S53变成 被8分频的信号S7，也就是，输入信号S0被32(＝4×8)分频。

信号S53经过缓冲器57被作为输出信号S57输出。

这里输出信号S57变为被32分频的输入信号S0。

接着将参考图8A-8N描述信号被33分频时，分频器电路41的 操作。

在这种情况下，如图8A-8N所示，4/5选择信号S24被保持在 低电平，并且如图8J所示，分频率确定信号S21根据信号S47，S49， S51和S53变为低电平或高电平。因此，在分频率确定信号S21为高 电平时，AND电路13输出信号S11到OR电路4，作为信号S13。

OR电路14对信号S13和信号S9进行OR操作，并将结果输出到 D-FF7的D端，作为信号S14。

这里信号S11是在D-FF11中将信号S9延迟一个时钟周期得 到的，因此当分频率确定信号S21为高电平时，将在3个时钟周期 变为高电平的脉中A1，出现在与周期对应的信号S14中。

另外，与之相对应，将在3个时钟周期变为低电平的脉冲A2， 出现在信号S7中。

信号S7被输入到D-FF47，49，51，53的CLK端。信号S7被 用作时钟信号，以驱动D-FF47，49，51和53。

这里，例如在D-FF47中，在信号S7的4个周期后，信号的电 平被反相。因此如图8I所示，在时间t1信号S47被从高电平切换 到低电平，接着在信号S7的4个周期后的t2被从低电平切换到高 电平。这时，信号S7包括在3个时钟周期为低电平的脉冲A，因此 在17个周期变为低电平的脉中A3出现在信号S47中。

接着信号S47在17个时钟周期保持在高电平，接着在时间t3 被从高电平切换到低电平。

也就是，信号S47的周期是33个时钟周期。因此S47变为被33 分频的信号S0。

以同样的方式，信号S49，S51和S53变成被33分频的输入信 号S0。

信号S53作为输出信号S57被经过缓中器57输出。

这里，输出信号S57也变为被33分频的输入信号S0。

NOR电路55对信号S47，S49，S51和S53及4/5选择信号S24 进行NOR操作，以产生分频率确定信号S21作操作结果。这时，由 于4/5选择信号S24是低电平，在所有的信号S47，S49，S51，S53 都是低电平时，分频率确定信号S21变为高电平。也就是，从时间 t1，t3，...分频率确定信号在5个时钟周期变为高电平。

如上所述，根据分频器电路41，可以选择性地进行32和33分 频。

在分频器电路41中，电路模块45用信号S7作为参考时钟驱动 D-FF47，49，51和53。结果在前一级D-FF出现的抖动不被传送 到后续级D-FF，结果输出信号S57的抖动能被大大降低。

结果，根据本实施例的数字PLL电路被提供了一个分频器电路 41，作为一个数字计数器，相位噪声的效果能被抑制，例如，数字 通信信号的比特误码率可被改善。

图11是根据本发明第二个实施例的数字PLL电路的频率驱动器 电路61的电路图。

如图11所示，分频器电路61包括电路模块3，作为第一分频器， 和电路模块65作为第二分频器。

这里，电路模块3和图3所示的相关技术的分频器1的上述电 路模块3一样。

因此，输入信号S0，S7，S9，S11，S14和分频率确定信号S21， S15，S17，S19的时序图变得和图7A，7B，7C，7D，7E，7J，7L，7M， 7N以及图8A，8B，8C，8D，8E，8J，8L，8M，8N中所示的分频器1 的一样。

下面将详细描述图6所示的电路模块65。

如图11所示，电路模块65装备有D-FF62，作为图6所示的 电路模块45的D-FF53的后续级。

也就是，D-FF53的Q端被连接到D-FF62的D端，而D-FF62 的Q端被连接到缓冲器63。

另外，输入信号S0被输入到D-FF62的CLK端。

在电路65中，图11所示的信号S47，S49，S5和S53的时序图， 以和图6所示的分频器电路41同样的方式变成图7I，7F，7G，和7H 以及图8I，8F，8G，和8H。

信号S53的波形在D-FF62中用输入信号作为参考被整形，并 变成一个被延迟了图7K和8K所示的输入信号的一个时钟周期的信 号S62。信号S62被作为输出信号S63经过缓冲器63被输出。

如上所述，根据分频器电路61，可以用输入信号S0对信号S53 的波形整形，以获得和输入信号S0同步的输出信号S63。

注意在分频器电路61中，由于加入了D-FF62，与图6所示的 分频器电路41相比，功率消耗变得更大。

图12是根据本发明第三个实施例的数字PLL电路的频率驱动器 电路71的电路图。

如图12所示，分频器电路71包括电路模块73，作为第一分频 器，和电路模块45作为第二分频器。

这里，电路模块45和图6所示的分频器电路41的电路模块45 一样。

下面将详细描述图6电路模块73。

电路模决73包括D-FF74和76，AND电路75和OR电路72。

用输入信号S0作为参考时钟驱动D-FF74和76。

D-FF74的Q端被连接到D-FF74的D端。而D-FF74的Q-端 被连接到OR电路的一个输入端，和电路模块45的D-FF47，49，51 和53的CLK端。

电路模块73根据图7J和8J所示的分频率确定信号S21对输入 信号2或3分频，并将经分频的信号S74-从D-FF74的Q-端输出 到电路模块45。特别是，当分频率确定信号S21是高电平时，电路 模块73产生对输入信号S0 3分频获得的信号S74-而电路模块45 产生对输入信号S0 17分频获得的输出信号S57。

另外，当分频率确定信号S21是低电平时，电路模块73产生通 过对输入信号S0 2分频得到的信号S74-，而电路45产生通过对输 入信号S0 16分频获得的一个输出信号S57。

图13是根据本发明第四个实施例的数字PLL电路的频率驱动器 电路81的电路图。

频率驱动器电路81选择分频率24或25对输入信号S0分频。

如图13所示，分频器电路81包括电路模块3，作为第一分频器， 和电路模块75作为第二分频器。

这里，电路模块3和图6所示的分频器电路41的电路模块3一 样。

也就是，电路模块3产生通过基于分频率确定信号，对输入信 号S0 4或5分频获得的信号S7。

下面将描述电路模块75。

电路模块75包括D-FF83，84，和86，4-输入NOR电路86， 和缓冲器87。

D-FF83的Q-端被连接到D-FF84的D端，而D-FF84的Q 端被连接到D-FF85的D端，D-FF85的Q端被连接到D-FF83的 D端。

也就是，在这种结构中，D-FF83的Q-端被连续传送到D-FF84 和85，而D-FF85的输出被反馈到D-FF83。

另外，D-FF83，84，85的CLK端被连接到电路模块3的D-FF 7的Q-端，并被驱动和信号S7同步。

这里，例如D-FF83的Q端的电平变化的效果被反馈到D-FF83 的Q端，作为信号S7×3(D-FF84，85，和86的数)的一个周期 时间之后反相电平变化。因此，信号S83-，S84，和S85变成被6分 频的信号S7。

NOR电路86接收来自D-FF83，84，85的Q端的信号S83，S84， 和S85以及4/5选择信号S24作为输入信号，并输出NOR的操作结 果给电路模块3，作为分频率确定信号S82。

在分频器电路81中，电路模块3根据从电路模块75输入的分 频率确定信号，将输入信号S04或5分频，并将分频信号S7从D- FF7的Q-端输出到电路模块75。具体地，当分频率确定信号S82是 高电平时，电路模块3产生通过对输入信号S05分频获得的信号， 而电路模块75产生通过对输入信号S025分频获得的信号。

另外，当分频率确定信号S82是一个低电平时，电路模块3产 生通过对输入信号S04分频获得的信号S7，而电路模块75产生通 过对输入信号S024分频获得的信号。

如上所述，根据分频器电路81，可以选择分频率24或25，对 输入信号S0分频。

另外，在分频器电路81中，由于电路模块75用信号S7作为参 考时钟驱动D-FF83，84，和85，在前一级D-FF中出现的抖动不 会传到后续级的D-FF，输出信号S57中的抖动大大降低。

图14是根据本发明第五个实施例的数字PLL电路的频率驱动器 电路91的电路图。

频率驱动器电路91选择分频率40或41对输入信号S0分频。

如图14所示，分频器电路91包括电路模块3，作为第一分频器， 和电路模块95作为第二分频器。

这里，电路模块3和图6所示的分频器电路41的电路模块3一 样。

也就是，电路模块3产生通过基于分频率确定信号S106，对输 入信号S0 4或5分频获得的信号S7。

下面将描述电路模块95。

电路模块95包括D-FF101，102，和103，104和106，6-输 入NOR电路106，和缓中器107。

D-FF101的Q-端被连接到D-FF102的D端，而D-FF103 的Q端被连接到D-FF103的D端，D-FF103的Q端被连接到D-FF104 的D端，D-FF104的Q端被连接到D-FF105的D端，而D-FF105 的Q端被连接到D-FF101的D端。

也就是，在这种结构中，D-FF的Q-端的输出被连续传送到D -FF102，103，104和105，而D-FF105的输出被反馈到D-FF101 的输入端。

D-FF101，102，103，104的CLK端被连接到电路模块3的D -FF7的Q-端，并被驱动和信号S7同步。

这里，例如D-FF101的Q-端的电平变化的效果被反馈到D- FF101的Q-端，作为信号S7×5(D-FF101-105的数)的一个周 期时间之后反相电平变化。因此，信号S101，S101-，S102，和S103， S104和S105变成被10分频的信号S7。

NOR电路106接收来自D-FF101，102，103，104，105的Q端 的信号S101，S102，和S103，S104和S105以及4/5选择信号S24 作为输入信号，并输出NOR的操作结果给电路模块3，作为分频率确 定信号S106。

在分频器电路91中，电路模块3根据从电路模块95输入的分 频率确定信号S106，将输入信号S04或5分频，并将分频信号S7 从D-FF7的Q-端输出到电路模块95。具体地，当分频率确定信号 S106是高电平时，电路模块3产生通过对输入信号S05分频获得的 信号S7，而电路模块95产生通过用信号S7作为参考时钟对输入信 号S0 41分频获得的信号。

当分频率确定信号S106是一个低电平时，电路模块3产生通过 对输入信号S0 4分频获得的信号S7，而电路模块95产生通过用信 号S7作为参考信号对输入信号S0 44分频获得的信号。

如上所述，根据分频器电路91，可以选择分频率40或41，对 输入信号S0分频，并可以以同步模式驱动D-FF101-105。

图15是根据本发明第六个实施例的数字PLL电路的频率驱动器 电路91的电路图。

分频器电路111选择分频率40或41对输入信号S0分频。

如图15所示，分频器电路111包括电路模块113，作为第一分 频器，和电路模块45作为第二分频器。

这里，电路模块45和图6所示的相关技术的分频器电路41的 电路模块45一样。

也就是，电路模块45产生信号S117 8分频获得的输出信号S57。

下面将描述电路模块113。

如图15所示，电路模块113包括D-FF117，119，和121，AND 电路123和124，OR电路114，缓冲器125和反相器126。

在电路模块113中，D-FF117的Q-端被连接到D-FF119的D 端，而D-FF119的Q端被连接到D-FF121的D端。

输入信号S0被输入到D-FF117，119和121的CLK端。

缓冲器125的输入端被连接到OR电路55的输出端，而缓冲器125 的输出端被连接到AND电路123的一个输入端。

AND电路123的另一个输入端被连接到D-FF121的Q端。

反相器126的输入端被连接到OR电路55的输出端，而反相器126 的输出端被连接到AND电路124的一个输入端。

AND电路124的另一个输入端被连接到D-FF119的Q端。

AND电路123和124的输出端被连接到OR电路114的输出端， 而OR电路114的输出端被连接到D-FF117的D端。

在电路模块113中，当分频率确定信号S55是低电平时，来自D -FF119的Q端的信号S119，经过AND电路124和OR电路114，被 反馈到D-FF117的D端。因此，信号S117变成经4分频的输入信 号S0。

在电路模块113中，当分频率确定信号S55是高电平时，来自D -FF121的Q端的信号S121，经过AND电路123和OR电路114，被 反馈到D-FF117的D端。因此，信号S117变成经4分频的输入信 号S0。

由于这个原因，信号S117变成被6分频的输入信号。

当4/6选择信号S134是低电平时，如果电路模块45将信号S117 8分频，输出信号S57变成被32分频的输入信号S0。当4/6选择信 号S134是高电平时，如果电路模块45将信号S117 8分频，输出信 号S57变成被34分频的输入信号S0。

如上所述，根据分频器电路111，可以选择32或34的分频率， 将输入信号S0分频，并可以以同步模式驱动D-FF47，49，51和53。

注意本发明不限于上述实施例，并包括在权利要求范围内的改 型。

在本发明的分频器电路中。例如，在第一和第二分频器中被串 联的D-FF数能根据分频率被任意设置。

另外，尽管参考实例说明了以上实施例，其中能在第一分频器 中选择两个分频率，可以提供一种配置，选择两个或多个分频率。 在这种情况下，例如，可以提供一种配置，使用2或多个比特作为 分频率确定信号，并反馈3或多种信号给第一级D-FF的D端。

另外，尽管参考D-FF说明了以上实施例，作为存储电路的一 个例子，可以使用RS触发器，JK触发器等。

另外，尽管参考使用NOR电路作为分频率确定电路说明了以上 实施例，只要能够实现同样的功能，也可以使用其它的电路。

如上所述，根据本发明的分频器电路，可以从多个分频率中选 择一个分频率，对输入信号分频。

另外，在本发明的分频器电路中，第二分频器电路的多个存储 电路，能用第一分频信号作为参考信号同步驱动。结果，前一级存 储电路中出现的抖动不会被传送到后一级存储电路，而最后一级存 储电路中的输出信号中的抖动能被大大降低。

根据本发明的数字PLL电路，通过在数字计数器中提供以上分 频器电路，能够抑制相位噪声的效果，因此，例如数字通信信号的 比特误码率可得到改善。