串行数据必须在有线媒体上进行传送。发射和接收部分包括相 互用线连接的芯片和卡-卡互连。该传送媒体可以是印刷电路板、连 接器、底板(backplain)接线、光纤或电缆的组合。互连可以包括 其自身的功率、数据和时钟脉冲源，或者可以从主机模块中导出这些 功能。这种数据通常通过并行数据总线例如ISA、PCI、PCI-X等传 送。这种并行链路的一个缺点是由于微处理器性能改善所以传送速率 减慢，从而导致数据传送频带宽度通常超过I/O传送速率。还有， ASIC I/O计数较高。另外，采用并行数据总线的系统集成I/O计数 较高。最终，与使用并行数据总线相关的整体系统成本也容易较高。
现有技术尝试通过利用涉及多种方案的串行通信系统来克服这 些困难和缺点。例如，一些曾经使用过无载波幅度/相位(CAP)调 制方案。其他人则曾经使用过线性压缩/解压缩和数字信号处理技术 来进行频率调制。还有一些使用线性(模拟)相位旋转器来只是恢复输 入信号的载波。一些采用通带进行传送，这限制了所通过的频率的频 带宽度，而不是采用其中信号没有被共享并且频率没有受到限制的基 带信道。
发明概述
根据本发明的一个方面，提供一种统一串行链路系统，它包括 一发射机部分和一接收机部分，所述发射机部分和所述接收机部分中 的一个还包括：
a.一锁相环控制电路；
b.与所述锁相环控制电路连接的一相位旋转器电路；
c.与所述相位旋转器电路连接的一相位缓冲器电路；以及
d.与所述相位缓冲器电路连接的一均衡驱动器电路；
其中所述相位旋转器电路构成用来从锁相环电路中获取一时钟 相位并且按模计算转换成所期望的相角。
根据本发明的第二方面，提供一种用于提供一统一串行链路的 方法，该方法包括以下步骤：
a.提供一锁相环控制电路；
b.该锁相环控制电路产生出一时钟相位；
c.使一相位旋转器电路与所述锁相环控制电路连接；
d.所述相位旋转器电路接收来自所述锁相环控制电路的时钟相 位；
e.所述相位旋转器电路将所述时钟相位按模计算转换成一所期望 的相角；
f.使一相位缓冲器电路与所述相位旋转器电路连接；并且
g.所述相位缓冲器电路将所述相角缓冲至一均衡驱动器。
用于在有线媒体上传送数字数据的统一串行链路系统和方法包 括一发射机和一接收机。该系统包括一锁相环(PLL)控制电路、一相 位旋转器电路、一相位缓冲电路以及一均衡驱动器电路。所述相位旋 转器电路构成为从锁相环控制电路中获取时钟相位，并且将所述时钟 相位按模计算转换成一所期望的相角。一个实施方案包括具有一数字 粗环路和一模拟细环路的双环PLL、多阶段电压控制振荡器、一电压 比较器、一PLL控制逻辑电路、一数字-模拟计数器和一低通滤波 器。所述细环包括所述振荡器、一频率驱动器、一相位-频率检测 器、一电荷泵和一环路滤波器。
本发明涉及一种包括逻辑发射机部分和逻辑接收机部分的统一 数字结构。该统一数字结构的一个实施方案包括一包含有一锁相环 (PLL)的逻辑发射机部分、一双位数据寄存器、一有限脉冲响应(FIR) 滤波器和一发送数据寄存器。所述统一数字结构还包括一伪随机二进 制脉冲序列(PRBS)发生器和一检验器。该数字接收器部分包含一 PLL、一FIR相位旋转器和一相位旋转器控制状态机以及一时钟缓冲 器，并且还可以包括一伪随机二进制脉冲序列(PRBS)发生器和一用 于进行诊断的检验器。
附图的简要说明
图1为一高级线图，显示出在串行链路的一发射机部分和一接 收机部分之间的有线互连；
图2为一方框图，显示出该结构的发射机部分的电路系统的操 作；
图3为一方框图，显示出该结构的接收机部分的电路系统的操 作；
图4为用于锁相环的控制电路的图解说明；
图5为一发射机结构的方框图；
图6为一接收机结构的方框图；
图7显示出相位旋转器控制的求平均值模式；
图8显示出相位旋转器控制的求平均值模式的另一个实施方 案；
图9为一发射机结构的方框图；
图10为一环路滤波器的示意图；
图11为一传送VCO的示意图；
图12为一传送VCO延迟单元的示意图；
图13为一接收机结构的方框图；
图14为一接收机电路的示意图；
图15为一差动放大器的示意图；
图16为一接收取样锁存器的示意图；
图17为一接收VCO的示意图；
图18为一锁存缓冲器的示意图；
图19为一反相缓冲器的示意图；
图20为一双环PLL的另一个实施方案的方框图；
图21为图20的粗环路的方框图；
图22为一相位旋转器和相位缓冲器的外形的方框图；
图23为一相位旋转器栅偏压(cbias)的示意图；
图24为一相位旋转器电流缓冲器的示意图；
图25为一相位旋转器电流缓冲器六个包装的方框图；
图26为一相位旋转器电流缓冲器阵列的示意图；
图27为一相位旋转器磁芯电路六个包组装的方框图；
图28为一相位旋转器磁芯电路的示意图；
图29为一相位旋转器磁芯缓冲器电路的示意图；
图30为一相位旋转器磁芯缓冲存储器缓冲后电路的示意图；
图31为表征具有八级/相位环振荡器的另一个实施方案的方框 图；
图32为通过相位旋转器来逐步改变输出相位的图形示意图；
图33为相位旋转器的六个相位型式的简化示意图；并且
图34为图33的相位旋转器的电路部件的一个的祥视图。
优选实施方案的详细说明
现在参照这些附图，当前参照图1，该图显示出ASIC的互连的 高级线图，显示出位于该连接的一侧上的发射机和位于该连接的另一 侧上的接收机，有几个不同的发射机和接收用以便通过信息。该实施 方案可以采用几种不同结构中的任一种来实施，例如印刷电路板、连 接器、底板接线、光纤或电缆的组合。如所示一样，所述实施位于在 传送部分和接收部分之间的只有硬连线的背板上。
如在图1中可以看出，背板10在其上安装有一对印刷电路(PC)插 件板12a和12b。每个电路插件板12a和12b分别设有相互连接的ASIC 芯片14a和14b。每个ASIC14a、14b至少具有一个发射机16，并且如 所示一样具有两个这种发射机，但是可以设置更多个。还有，每个 ASIC14a、14b设有至少一个接收机18；所示的实施方案显示出两个 接收机18，但是如上面针对发射机16所述一样，可以设置两个以上的 接收机。一般来说，发射机16和接收机18可以成对设置，因为数据通 常必须沿着两个方向流动并且在这里所述的连接是单向的。在 ASIC14a或14b上的每个发射机16包括使在一个ASIC14a或14b上的发 射机16与在另一个ASIC14a或14b上的接收机相互连接的单向硬连线 串行总线20。通过在每个ASIC14a或14b上具有成对的发射机和接收 机，从而提供双向通信。
简要地说，每个发射机16已经将并行数字数据存储在寄存器24 中(图2)。发射机16该存储在一个ASIC例如14a中的寄存器24中的并行 数字数据转换成串行模拟形式，从该串行总线20中的一个将以串行模 拟形式的数据传送给在相对ASIC例如14b上与之相关的接收机18。接 收机18将模拟异步串行数据转换成以数字形式的用于在寄存器中的存 储器68(图3)的同步并行数字数据。
因此，在这里串行链路的功能在于以一种有效的方式获取在寄 存器中的并行数据，以异步串行模拟形式传送该数据，并且将它重新 转换成同步并行数字数据。
现在参照图2，该图显示出发射机16的电路功能的方框图。可以 看出，发射机16包括一位寄存器24。通常，这是一八位或十位寄存 器，但是也可以使用其它规格的寄存器。该具体寄存器24的说明将针 对十位寄存器。十位选择器26的两位设置成每次从寄存器24中连续选 择两位。这是在计数器38的同步控制下完成的。要理解的是，每次可 以从寄存器24中读取不是两位。但是，该数目必须可以被在寄存器24 中的位数整除。因此，在十位寄存器的情况中，该数目可以为1、2或 5，并且在八位寄存器的情况中，该数目可以是1、2、4。优选为两 位。
由选择器26从寄存器24中选出的两位中的每一位被提供给位锁 存器28a或28b。这个选择和输送也是在计数器38的同步控制下进行 的。然后也在计数器38的同步控制下将这些位从锁存器28a和28b输送 给多路复用器，然后输送给一位(one-bit)锁存器32。从该一位锁存 器32中将这些位输送给驱动器均衡器34。该均衡器将从锁存器32接收 到的数字位转换成包含被转换数字位的串行模拟信号输出35。
设有一单相位全率锁相环36，它将为锁存器32和驱动器均衡器 34的动作计时，并且还将促动计数器38，该计数器具有提供给多路复 用器30、锁存器28a和28b、选择器26和十位寄存器24的输入。该锁相 环36将一时钟脉冲信号作为其输入，如所示一样这个信号可以来自时 钟40的内部或外部。计数器38用于通过选择器26从寄存器24提取这些 位的操作以便输送给锁存器28a和28b。还有，计数器操作以形成从锁 存器28a和28b将这些位同步输送给多路复用器30并且从中输送给锁存 器32。在驱动器均衡器34处，将同步接收的数字位转换成串行模拟信 号35。在下面将参照图4-34对发射机16的各个部件例如位寄存器24、 选择器26、寄存器28a和28b、多路复用器30、寄存器32、单相全率锁 相环36以及计数器38进行更详细地说明。如上所述，接收机18接收异 步模拟信号，并且将它转换成与在寄存器24中的数字位相对应的同步 数字并行信号以便存储在接收机18中。
现在参照图3，该图显示出一方框图，显示出用于将异步模拟串 行信号35转换成用于存储在接收机18中的同步数字并行数字位以便存 储位的结构和电路功能。串行模拟异步信号35由信号接收部件50接 收，该部件将该模拟信号输送给取样寄存器52。在取样寄存器52中， 通过在数据检测和边缘检测电路58和多相半率锁相环60的控制下操作 的相位旋转器54将该模拟信号转换成数字信号。该技术通过取样并且 优选通过多重取样来处理在模拟数据中的数据的两个边缘并且将在模 拟信号中的该数据转换成数据位。优选的是，采用多重取样来确定每 个得到的数据位的近似中点。过取样电路将在选择器62中的异步模拟 串行信号转换成以两位的增量输送给移位寄存器64的数字输出63。由 相位旋转器54促动的计数器66在移位寄存器64上操作以将两位数字信 号作为十位同步信号输出给十位寄存器68。下面将参照图4-34对接收 机18的操作进行详细说明。
因此通过发射机16将作为并行数据存储在十位寄存器24中的十 位数字位转换成在总线20上异步传输的异步模拟串行信号35，然后通 过接收机18将该异步模拟信号35重构为在寄存器68中的原始十位并行 数字位。
如在下面参照图4至8所述一样，发射机PLL36和接收机PLL60每 个都设置成具有一数字粗环路和一模拟细环路的双环锁相环控制电 路。
PLL控制结构用来为双环PLL提供粗PLL控制环路。通过将在参 考时钟和PLL时钟上运行的两个Grey计数器进行比较来确定锁定。通 过监测来自PLL(V Fine H)的表示处于其操作范围的哪一半的信号来 控制设定PLL的粗控制电压的数字-模拟转换(DAC)位。图4显示出 PLL控制电路。
更具体地说，图4显示出全数据速率PLL110。该PLL是所传送的 数据的时钟脉冲源，并且以例如2-3Gbps的全数据速率运行。需要来 自参考时钟112的稳定频率来确定是否将PLL锁定在其正确频率上。 该时钟112在1/4全数据率下工作。例如对于2.5Gbps的工作数据率而 言采用625Mhz时钟频率。使单个时钟相位缓冲，将它带出PLL，并 且被用来打入相位缓冲电路。
该PLL包含一四级压控环振荡器(VCO)、一4X分频器、相位检 测器、电荷泵和环路滤波器。这些元件形成“细”控制环路。VCO 具有一“细”模拟和一“粗”数字控制电压以便减小该细环路的所 需要的增益。该VCO能够通过调节在延迟单元内的局部反馈以及控 制在VCO内的反馈来改变振荡速度，以便进行速度增强。除了这些 细控制环路元件之外，该PLL110还包含一标准信号发生器、一电压 比较器、PLL控制逻辑电路、一低通滤波器和一数字-模拟计数器 132。这些元件形成粗控制环路。
细控制环路是一普通的模拟环路，并且用来为传送机提供一稳 定、低噪、低跳动时钟脉冲源。细控制环路的具体细节在本领域是公 知的，并且其自身没有包括本发明的任何部件。
粗控制环路是基于“漏的”环路滤波电容器的普通模拟控制环 路的数字形式。这种环路依赖于从环路滤波电容器(电容)的泄漏来与 VCO的频率无关地沿着特定方向驱动控制电压。相位检测器和只是 用来增加在滤波电容器上的电荷的电荷泵补偿了该泄漏。该环路在被 添加到该电容器的电荷平衡正在泄漏的电荷时是稳定的。
将来自标准信号源112的信号输送进参考计数器118。预分频器 114将来自PLL110的频率分成1/4。频率比较器120将来自PLL计数器 116的频率与参考计数器118的频率进行比较以确定分成四个PLL110 输出和参考时钟112是否以相同的频率运行以及是否以相同的速率进 行计数。在一段时间例如10位计数(如由频率定时器所确定的一样)上 将两个计数器116、118进行比较。在这个10位计数上，如果比较器确 定计数值保持彼此相距固定间隔的话，则比较器120确认PLL110被锁 定。该PLL锁存器124监测了频率定时器的输出。在每次频率定时器 122到达其最大计数时，使PLL计数器116和参考计数器118复原。因 此，在每次频率计数器122中断时进行该比较。在间隔期间如果两个 计数器116、118没有相互比较或者频率比较器120没有变真的话，则 假设这些时钟被锁定，因为计数器没有相互赶上。但是，如果频率定 时器122中断并且频率比较器120已经比较了参考计数和PLL计数，则 它宣布PLL没有被锁定。如果频率定时器122宣布PLL没有被锁定， 则使这两个计数器复原。
V_fine_H信号从发射机的模拟部分引入，并且表示该细环路处 在其范围的中间处。当PLL锁定并且细环路对中时，该信号可以从中 心上下移动一些纬度。然后这使得该系统出现微扰例如温度变化。来 自PLL和细环路的信号是不同步的，并且通向取样锁存器128。如果 V_fine_H信号没有开始并且PLL锁定信号没有开始，则施加“上 行”信号。这使得判断计数器134计数完了，从而使得DAC计数器132 也计数完了。当这些条件中的两个被满足时，该系统停止计数。
DAC计数器是一对分检索计数器，具有从000000计数到111111 的64个可能级。该计数器逐步经过所有不同的设定直到它找到PLL将 锁定的设定。
在粗控制环路中的PLL控制逻辑电路具有一可逆计数器130、其 数值表示在环路滤波器电容器上的电荷。该计数器130缓慢递增至出 现泄漏。电压比较器根据细控制电压是否在其范围的上半部或是下半 部中工作而较高或较低。为了平衡该泄漏，控制逻辑电路对比较器输 出进行取样。在显示出上界操作的多重取样之后，可逆计数器递增一 表示增加到环路滤波电容器上的电荷。DAC和低通滤波器将可逆计数 器输出转换成控制电压。粗控制环路用来波长制造工艺变化和由于电 源和温度漂移而导致相对较低的频率但是较大的变化。
传送相位缓冲器包括设计成与PLL的预驱动部分连接并且只向 PLL提供轻加感的电路。该相位缓冲器逐出到锁存器，从而提供对于 全率设计所必须的时钟脉冲。考虑到所估计的净负载，该相位缓冲器 还必须提供足够的上升和降落时间。
驱动器/均衡器包括由有限脉冲响应(FIR)型滤波器功能来控制的 电流型差分驱动电路。该滤波器是通过包含有电流传出数据位的移位 寄存器和三个预先位的函数关系的组合来实现的。该移位寄存器反过 来控制了加权电流驱动器的促动。输出变换函数其大体形式为 H(Z)＝Ab0+Ab1Z-1+Ab2Z-2+Ab3Z-3，其中bn系数的数值为负数。通过 在逻辑电路中的寄存器数值来设定这些系数的数值。这些系数数值的 确定因素包括传送媒体的特性、传送速度、所用的板式连接器的类 型、芯片包装的类型等。在必要的转换成差分信号形式并且控制驱动 器所需要的加电之后，将这些数据位输送给发射机。
发射机结构是一种多路复用全率系统。它由三个主要模拟部件 支持：一全数据率PLL、用来给用于驱动器的PLL信号重配动力的相 位缓冲器以及一具有内置预加重均衡的片外驱动器。另外，具有用于 PLL测试的专用电路。图5显示出该发射机结构的方框图。PLL200正 在控制以全位频率运行的四阶段环振荡器240。该PLL由四个发射机 共享。相位输出被用作局部恢复时钟脉冲，并且用来为驱动器的FIR 部分计时。与由PLL时钟产生的字时钟242同步地将字数据(八位或十 位)定时进入寄存器。每次将该字数据的两位传送至一双位数据寄存 器230，然后该寄存器一次将一位装载到发送数据寄存器中。一全比 特率将最终输出传送至驱动器/均衡器部件226。该发射机还包含一伪 随机二进制序列(PRBS)发生器和检测器232，它使得能够在环绕模式 中进行自我检测并且用相应的接收机进行链路测试。
更详细地说，该发射机结构从双位数据寄存器230中获取八位或 十位数据，并且同步地一次将该数据的两位通过一位选择器212传送 给第一保持锁存器214和一第二保持锁存器216。该位选择器212首先 通过最低有效位然后通过下一个较低有效位来处理这两个位数据对。 计数器222跟踪受到处理的对数以及在该对中的每位的顺序。当计数 器感测到所有位偶已经被串行化，则通知接口逻辑电路发送另一个用 于进行处理的字，并且将八位/十位寄存器定时成锁定所要处理的新 数据。第一和第二锁存器214、216的内容以交替的方式在双位时钟 224的控制下传送给双位数据寄存器218，然后传送给驱动器/均衡器 226。将来自该单个锁存器220的位流传送给驱动器/均衡器226。该装 置获取该位流并且产生电流型差分信号，该信号对于假定的媒体信道 被频率均衡。该均衡化是对于较长的游程长度而采用降低的电流电平 来进行的有限脉冲响应(FIR)预加重型。
该驱动均衡器包括电流型差动驱动电路，它们由为该目的而通 常采用的FIR滤波器功能控制。该滤波器通过包含有当前传出数据位 的移位寄存器和传出数据的三个最近位的函数关系来实现。该移位寄 存器还控制了加权电流驱动器的活动。
接收机结构或磁芯是以三折过取样半率系统，它具有54级相位 旋转器、高级数字开关式控制电路和将静态边缘对中在位于两个采样 之间的中间中的取样处理算法的应用装置。接收器从串行接线发射机 中获取一信号例如一NRZ编码基带信号，并且使这些边缘对准一确定 该信号在1’s和0’s之间切换的位置。对于其它信号而言，问题 在于这些边缘之间的中点。这是通过对该信号进行取样并且根据该信 号是否被太早或太迟取样来产生出早期或晚期信号来实现的。当早期 信号的频率大于晚期信号的频率，则该系统沿着‘早期’方向漂移。 相反，当晚期信号的频率大于‘早期’信号的频率，则它沿着‘晚 期’方向漂移。
当前布置解决了通过采用过取样根据过边缘取样作出不正确决 定的问题，该过取样使用均匀间隔开的样本，但是没有将样本放在该 位的边缘上。相反，本发明如此设置这些样本，从而没有任何样本位 于位边缘上，而是将这些样本放在该边缘的任一侧上。该方法降低了 在存在随机相位噪声的情况下不正确预测边缘位置的可能性。该改进 之处直接影响了BER(比特差错率)，这是这些系统的主要目标。
对该数据进行过取样，并且数字电路检测在数据流中的边缘位 置。该数字电路不仅选择最优的数据样本，而且如果所检测的边缘没 有处于其所期望的位置上，则还产生出早期和晚期信号。如果没有发 现任何边缘，则不产生任何信号。三个或多个均匀间隔的样本使得在 边缘的检测上的误差更少，因为它没有对中在数据边缘并且更不容易 作出连续不正确的判断。该接收机结构是三重过取样半率系统，它具 有一54级相位旋转器以及一算法例如自适应样本处理算法，从而将位 边缘对中在两个样本之间的中间中。
锁相环(PLL)控制了以1/2位频率运行的三级压控环振荡器 (VCO)。每一级包括与n型MOS(金属氧化物半导体)晶体管连接的压 控电流源。该电流源优选为一p型MOS晶体管。振荡器由一电压信号 和一电流信号控制。
每个PLL可以由多个接收机共享。将来自VCO的六个相位输送 进具有54个间隔为2δ的相位旋转器。通过具有六个相位的有效脉冲响 应(FIR)相位旋转器产生出这54步，每个相位具有三个中间削波相位 阶跃，每个相位阶跃进一步被分成三个。
该旋转器的六个输出被缓冲，这些边缘被整形以对具有两倍频 率的信号进行取样。这些相位输出中的一个被用作局部恢复时钟脉 冲。时钟缓冲器确保了它不会使该相位旋转器负载过大。逻辑定时分 析确定哪个相位是用作局部恢复时钟脉冲的最优相位。相位旋转器的 输出部分抑制了共模信号并且执行了限制信号。
然后将输出输送给相位缓冲器(具有来自相位旋转器的信号)，从 而提供时钟脉冲信号。在两位间隔上获取六个样本。加入三个管线段 以便将亚稳态的可能性降低到比目标比特差错率低得多的数值。这些 阶段还有助于使该数据与一个单时钟相位对准。为了能够处理来自一 个以上位间隔的信息以便恢复一个数据位，存储器段重新使用来自前 面取样阶段的四个样本。因此，将总共10个样本输送进半率边缘和数 据检测相关部件，这些部件使用了模式识别算法。
该边缘和数据检测器的输出是被恢复的两位以及行进到相位旋 转器控制状态机的早期和晚期信号。为此使用具有自适应步长的开关 式控制电路。该旋转器计数器和温度代码发生器为相位旋转器产生出 54个控制信号，并且这关闭了CDR环路。
数据通道由在每个半率循环期间装有来自数据相关部件的两位 的移位寄存器构成。使用源自PLL时钟的字时钟将该移位寄存器装载 到字数据寄存器(8或10位)。
该接收机结构由四个主要模拟元件支持，例如一板数据率 PLL、一相位旋转器、一相位缓冲器和一取样锁存器。以下更详细的 描述这些元件中每一个的功能。每个接收器链路的数据接口包括输出 数据总线、模态控制位以及输出数据时钟。模态控制位确定接收器磁 芯是在8位或10位发射机输出上操作。
通过相位旋转器来进行相位调整和时钟恢复，而不是使用DLL 或者PLL控制环路。如果在一个芯片上有一个以上的模拟DLL或者 PLL，这些电路易于通过电源和/或衬底耦合而相互作用。因此难以 按照模拟的方式控制它们的相位/延迟。使用独立的PLL时钟发生器 和外部相位旋转器，使得该系统更加不受注入(injected)噪声的影响。 相移的控制是数字化的。系统按照位速度的一半在操作。但是为了分 析边缘和数据，采用三位的间隔，以在两侧具有半位的重叠。某些实 际样本在如下所述的分析循环中再次使用。旋转器控制态机器具有 “飞轮”功能。它监测相位更新速度，并在即使没有测量到边缘信 息的时候也进行更新。这样即使具有非常长(＞1024位)的运行周期， 如果两个时钟的抖动足够小，则允许TX至RX的频率偏移。
接收器分析过取样数据流，并产生两套相关输出信号，所检测 的位值和早期及晚期信号，用于相位旋转器的最后更新。当所检测的 位边缘在两个样本之间居中时，如果不存在不稳定性，则在CDR控 制环路中有“死区”。当不稳定性大于样本间隔时，该环路会对所 检测的样本交叉(crossing)进行平均，并且会将边缘定位在两个样本 的中间。这是与在带有死区的PLL相位检测器中的发现不同的情 况，因为不稳定性大得更多，并且相位控制是数字化的，没有泄漏效 果。对于中间的边缘位置，产生亚稳取样输出的概率减少了，因为边 缘正好定位在样本上的概率减少了。
接收器结果在输入系列数据流上进行时钟和数据恢复(CDR)。该 操作的质量对于系统的比特差错率(BER)性能来说是一个主要因素。 为了克服传统方法的缺陷，在一个接收器结构中结合了前馈和反馈控 制。数据被过取样，数字电路检测在数据流中的边缘位置。如果所检 测的边缘不在其所预期的位置上，则该数字电路不仅选择最佳的数据 样本，而且产生早期或晚期信号。如果没有发现边缘，就不产生信 号。相位旋转器控制状态机处理来自相位相关输出的早期和晚期信 号，以控制在反馈环路中多相位PLL的输出相位设定。该反馈环路 注意无限振幅的低频不稳定现象，而前馈部分抑制具有有限振幅的高 频不稳定。通过利用早期和晚期信号对取样相位进行恒定的调整，将 静态边缘位置保持在过取样数据阵列中的恒定位置上。
原则上，早期/晚期信号可以用于直接控制多相位时钟发生器 PLL的输出相位位置。但是这会支配每信道或接收器使用一个 PLL。如果相位旋转器设备用来控制时钟发生器的相位输出，一个 PLL可以用于几个接收器。
图3表示相位旋转器54，它是一个构件块，接收来自多相位半 速率PLL60的几个输入相位，并通过固定数量的度数进行所有相位 的同时移位。在一个调整阶跃中，可以只完成给定的预定相位阶跃， 以保证不发生假脉冲信号。全部相移是不受限制的(模数360度)，以 允许“循环法”操作。该构件块是传统意义上的时钟/数据恢复相 位锁定环路的一部分。接收器50提取传送的数据，并将其向前送至 样本锁存器52。数字数据和边缘检测器58和选择器62从可以获得 的样本中选择最佳样本，以送至串并转换移位寄存器64。然后样本 转移至8/10位数据寄存器68。计数器64提供了在设计中的分数速率 逻辑电路的整个时钟。换句话说，将出自于PLL60的半速率时钟分 开，产生四分之一速率时钟，以及八分之一速率时钟和十分之一速率 时钟。
图6更详细的表示本发明接收器结构的方框图。相位锁定环路 (PLL)310接收来自参考时钟308的信号。PLL包括和控制一个按照 位频率的一半运转的电压控制的三级环形振荡器(VCO)。该PLL310 由4个接收器共用，图中显示了其中的一个316。来自VCO的六个 相位送入具有用于2间隔的54个阶跃的相位旋转器312。该54个 阶跃利用具有6个相位的有限脉冲响应(FIR)相位旋转器产生，其中 该六个相位是三个内削波(inter-slice)相位阶跃再分出三个而成的。
旋转器312的六个输出被缓冲，对边缘进行整形以能够抽取具 有两倍频率的信号的样本。一个相位输出用作局部恢复的时钟314。 时钟缓冲器(未显示)确保不会对相位旋转器过度加载。定时分析确定 哪个相位是最合适使用的。相位旋转器的输出部分抑制了公共模式信 号，并执行限制信号。
然后该输出被(利用来自相位旋转器的信号)排出至相位缓冲器和 对输入数据进行取样的样本锁存器组合体(sample latch complex)318。在2位的间隔中提取六个样本。样本锁存器集合体是 CMOS，正边缘触发锁存器。它提取差动数据输入以及单一终止的时 钟，并输出单一终止的逻辑电平信号。集合体由两个电路组成，即锁 存器自身和将提供给接收逻辑电路的输出削尖的缓冲器。再定时锁存 器320通常在它们的前面具有多路复用器(未显示)。这样使得锁存器 根据是从接收器路径接收数据还是从PRBS寄存器360接收数据而接 收样本锁存器318或者来自PRBS的输入。来自PRBS寄存器360的 管线段(pipeline stage)将亚稳态的概率降低到比目标误码率低很多的 数值上。再定时锁存器320也帮助将数据对准一个单时钟相位。为了 可以处理来自一个位间隔以上的信息以恢复一个数据位，存储器段 (memory stage)322再次使用来自前一个取样周期的四个样本。因此 10个样本的总体送入利用模式识别算法的两个半速率边缘和两个数 据检测相关解码器324，326，328，330。真值表3表示数据的最初最佳猜 测。
边缘和数据检测器的输出是转到相位旋转器控制状态机340的 恢复的两位并且是早期和晚期的信号。这涉及到使用带有自适应的步 长的开关式控制电路。状态机342可以看作一个数字滤波器，它评估 早期和晚期信号，并指令信号点的调整。旋转器计数器342和温度代 码发生器334为相位旋转器产生54个控制信号，这接近于 (close)CDR环路。
数据路径包括移位寄存器350，它在每个半速率循环中加载来自 数据相关块的两位。移位寄存器利用从PLL时钟导出的文字时钟加 载至文字数据寄存器352(8位或10位)。速率计数器354控制移位寄 存器350和8/10位寄存器352。
接收器也含有伪随机比特流(PRBS)发生器和检验器(在虚线376 中显示)，它允许在绕回模式(wrap mode)中进行自测和利用相应的发 射机进行链路测试。在自测中的构件涉及用于接收回送模。这涉及线 性反馈移位寄存器(LFSR)372a，它产生随机模式代码序列。在这种 模中，在接收器芯内的逻辑电路将所产生的代码序列注入到接收逻辑 电路的第一级内，监测串并转换的接收数据，将接收数据与代码序列 同步，并校验第二LFSR372b所产生的匹配代码序列已经到达接收器 输出端。利用XOR374对这些模式进行比较。用于监测和控制相位旋 转器312的性能。两个LFSR372a，372b是PRBS功能的一部分。
接收器电路是含有固定输入偏压(用于节省能量)的差动类型，它 将输入信号转变为能够与高速差动锁存器相兼容。给输出电路加电， 以支持来自锁存器和线路的必须负载。接收器相位锁定环路(PLL)是 用于对接收数据过取样并且在数据速率一半运行的时钟脉冲源。它通 常具有例如1.0625Gbps-1.5624Gbps的给定的操作范围。需要是目标 数据速率的一半的频率参照。例如，对于1.25Gbps的操作数据速率 来说需要625Mhz。6个时钟相位被缓冲，并送出(brought out of)PLL，并且打算送入相位旋转器电路。
PLL含有三级电压控制的环形振荡器，2X频率驱动器，相位- 频率检测器，电荷泵和环路滤波器。这些元件形成“细”控制环 路。VCO具有“细”和“粗”控制电压，以使得细环路的所需增 益最小化。除了细控制环路元件之外，PLL含有标准信号发生器，电 压比较器，PLL控制逻辑电路，数字模拟转换器(DAC)和低通滤波 器。这些元件形成“粗”控制环路。
细控制环路是传统的模拟环路，用于为接收器提供稳定的低噪 音低不稳定性时钟脉冲源。环路的增益和带宽范围被设计为由于电源 供应变化和粗环路导致的相对高频但是低扰动进行补偿。
粗控制环路是传统模拟控制环路基于“泄漏”(leaky)环路滤波 电容器的数字表示。这种类型的环路依赖于来自环路滤波电容器 (filter cap)的泄漏，以沿着与VCO频率无关的特定方向驱动控制电 压。该泄漏由只提高电容器(cap)上的电荷的相位检测器和电荷泵来补 偿。当增加给电容器的电荷平衡了泄漏的电荷时，环路是稳定的。粗 控制环路中的PLL控制逻辑电路具有加法/减法计数器，其值表示在 环路滤波电容器上的电荷。该计数器缓慢的递减，以表示泄漏。根据 细控制电压是在其范围的高半部分或者低半部分操作，电压比较器是 高或者低。为了平衡泄漏，控制逻辑电路对比较器输出进行取样。当 多个取样表示在上部分范围操作时，加法/减法计数器递增以表示给 环路滤波电容器增加电荷。该加法/减法计数器的输出由DAC和低通 滤波器转换为控制电压。粗控制环路用于补偿制造过程以及因为电源 供应和温度漂移导致的相对低频但是变化较大的情况。
相位旋转器是模拟电路，如此，是允许在输入端的环形振荡器 的所有n个相位逐渐的、没有假脉冲信号的、模移位至输出端的任何 相位角。模选项保证相位，频率补偿能力，也就是没有假信号的性能 确保了在旋转过程中没有丢失比特，“逐渐”意味着相位变化的量 对于每个时钟循环来说限于一个相位削波(phase slice)。
相位旋转器的概念基于有限脉冲响应(FIR)滤波原理。环形振荡 器可以看作是延迟元件的圆形阵列。通过将阵列的输出tn乘以加权因 子mn，并将数值求和，建立了FIR滤波。分接头(tap)的数量确定了 过取样的量，因此确定了混叠滤波(alias filtering)所需的模拟滤波器 的顺序(order)。如果加权因子会动态变化，FIR滤波器响应会“匆 忙(on the fly)”变化。这样允许对这种滤波器的输出相位进行动态调 整。
以下说明表示当使用具有6个相位的环形振荡器作为驱动装置 时在相位旋转器一个输出端处所看到的相位旋转器原理。在该说明中 可以获得9个不同的加权因子m0至m8。这些数值中的每个都是通 过将子因子w1至w8中的一些加合而得到的。表1表示由子因子w1 至w8得到的m0至m8的组成。通过采用宽度比例为w1至w8的平 行连接的晶体管按照非常简单的方式可以实现子因子。这些晶体管的 加合输出电流对应于加权因子mn。一次只加或者减去一个子因子。 加合(电流加合)的模拟执行不受任何假信号性的影响。对于模拟相乘 来说这不是问题。
表1     加权因子     由下列等式得到     m0     ＝0(在初始构造中不使用)     m1     ＝w1     m2     ＝w1+w2     m3     ＝w1+w2+w3     m4     ＝w1+w2+w3+w4     m5     ＝w1+w2+w3+w4+w5     m6     ＝w1+w2+w3+w4+w5+w6     m7     ＝w1+w2+w3+w4+w5+w6+w7     m8     ＝w1+w2+w3+w4+w5+w6+w7+w8
通过对决定来自每个相位分接头对实际输出的贡献的加权因子 进行顺序改变，可以使得输出相位逐渐发生变化。对于加权值w1至 w8的“聪明的”设定，这会按照相位片的正好九分之一来进行移 位。在最后的旋转步骤中，所有的权重已经以一个分接头位置来移 位。这对应于在FIR的输出端处的一个相位片的移位。
通过重复上述顺序，可以调谐任何相位设定。因此这是一个圆 形操作，输出相位的范围不限于0-360度间隔。这允许相位的连续 改变，以及由此允许频率调整的连续改变。由于一次只通过加或者减 去一个子因子元素而改变加权因子，因此没有发生假脉冲信号。
每个FIR系数c1至c6由确定子因子是“开”还是“关”的 温度代码来控制。用于6相位振荡器的一个相位阶跃的控制子因子的 温度代码列在表2中。可以看出，在经过9个阶跃(step)之后，按照 一个系数位置以及因此按照一个振荡器相位将代码模移位至右方面。 在这种情况下，振荡器的基本相位间隔尺寸(用振荡器相位数量来划 分360度)由9的因子来划分。这是一个很大的优势，因为会导致较 低的静态相位误差。
                     表2
温度代码控制将哪一个子因子加起来以形成实际的系数c0-c5(两个相移)   步骤     c0     c1     c2     c3     c4     c5     0   000 000 111   000 111 111   111 111 111   111 111 111   000 111 111   000 000 111     1   000 000 011   000 111 111   111 111 111   111 111 111   000 111 111   000 001 111     2   000 000 001   000 111 111   111 111 111   111 111 111   000 111 111   000 011 111     3   000 000 000   000 111 111   111 111 111   111 111 111   000 111 111   000 111 111     4   000 000 000   000 111 111   011 111 111   111 111 111   001 111 111   000 111 111     5   000 000 000   000 111 111   001 111 111   111 111 111   011 111 111   000 111 111     6   000 000 000   000 111 111   000 111 111   111 111 111   111 111 111   000 111 111     7   000 000 001   000 111 111   000 111 111   111 111 111   111 111 111   000 111 111     8   000 000 011   000001 111   000 111 111   111 111 111   111 111 111   000 111 111     9   000 000 111   000 000 111   000 111 111   111 111 111   111 111 111   000 111 111     10   000 001 111   000 000 011   000 111 111   111 111 111   111 111 111   000 111 111     11   000 011 111   000 000 000   000 111 111   111 111 111   111 111 111   000 111 111     12   000 111 111   000 000 000   000 111 111   111 111 111   111 111 111   000 111 111     13   000 111 111   000 000 000   000 111 111   011 111 111   111 111 111   001 111 111     14   000 111 111   000 000 000   000 111 111   001 111 111   111 111 111   011 111 111     15   000 111 111   000 000 000   000 111 111   000 111 111   111 111 111   111 111 111     16   000 111 111   000 000 001   000 011 111   000 111 111   111 111 111   111 111 111     17   000 111 111   000 000 011   000 001 111   000 111 111   111 111 111   111 111 111     18   000 111 111   000 000 111   000 000 111   000 111 111   111 111 111   111 111 111
可以理解，该表表示用于振荡器两个相位的18个阶跃，而对于 所有的6个相位来说需要总共54个阶跃。可以容易的从表中所示的 18个阶跃的模式中确定用于保持36个阶跃的代码。
接收相位缓冲器由设计用于和相位旋转器电路的输出驱动部分 (所有相位)对接的电路构成，同时只给相位旋转器以轻加感。然后从 相位旋转器至一套锁存器驱动相位缓冲器，同时提供相位旋转器电路 所必须的所需输入驱动器。接收相位缓冲器在半速率设计所需的速率 操作。相位缓冲器也提供考虑了所估算的净负载的上升时间和下降时 间。
样本锁存器通过输入接收器电路馈送数据，包括来自PLL、相 位旋转器电路、相位缓冲器集合体的结合的时钟。输入至样本锁存器 的数据性质是差动的，因此样本锁存器是伪模拟电路。输入接收器和 样本锁存器的设计是非常协调的，以使得噪音对与这两个电路相关的 不稳定性的影响最小。一般来说，样本锁存器是CMOS正边缘触发 锁存器。
用于相位旋转器控制的方法是具有八折叠(eight fold)初始早期/ 晚期平均值的先进的开关式状态机，如表3所示。它具有16个状 态，可以利用四个锁存器来实现。状态机340具有两个输入，一个用 于早期，一个用于晚期。早期和晚期信号是输入取样模式的函数。通 过利用如表3所示类型的边缘和数据相关表来进行生成。
                                 表3
                     早期和晚期信号的全速率模式     模式EL     模式EL     模式EL     模式EL   0000000  00 G   0000001  01 *   1000000  10 *   0000010  00 -   0100000  00 -   0000011  00 G   1100000  00 G   0000100  00 -   0010000  00 -   0000101  00 -   1010000  00 -   0000110  10 ？   0110000  01 ？   0000111  10 *   1110000  01 *   0001001  00 -   1001000  00 -   0001010  00 -   0101000  00 -   0001011  00 -   1101000  00 -   0010001  00 -   1000100  00 -   0010010  00 -   0100100  00 -   0010011  00 -   1100100  00 -   0100001  00 -   1000010  00 -   0100010  00 G   0100011  00 G   1100010  00 G   1111111  00 G   1111110  01 *   0111111  10 *   1111101  00 -   1011111  00 -   1111100  00 G   0011111  00 G   1111011  00 -   1101111  00 -   1111010  00 -   0101111  00 -   1111001  10 ？   1001111  01 ？   1111000  10 *   0001111  01 *   1110110  00 -   0110111  00 -   1110101  00 -   1010111  00 -   1110100  00 -   0010111  00 -   1101110  00 -   0111011  00 -   1101101  00 -   1011011  00 -   1101100  00 -   0011011  00 -   1011110  00 -   0111101  00 -   1011101  00 G   1011100  00 G   0011101  00 G   0100101  00 -   1010010  00 -   0110010  00 -   0100110  00 -   0100111  00 -   1110010  00 -   0101001  00 -   1001010  00 -   0101010  00 -   0101011  00 -   1101010  00 -   0110001  01 -   1000110  10 -   0110011  00 -   1100110  00 -   1000001  00 -   1000011  00 G   1100001  00 G   1000101  00 -   1010001  00 -   1000111  10 *   1110001  01 *   1001001  00 -   1001011  00 -   1101001  00 -   1010011  00 -   1100101  00 -   1100011  00 G   1100111  10 ？   1110011  01 ？   1101011  00 -   1110111  00 -   1011010  00 -   0101101  00 -   1001101  00 -   1011001  00 -   1011000  00 -   0001101  00 -   1010110  00 -   0110101  00 -   1010101  00 -   1010100  00 -   0010101  00 -   1001110  01 ？   0111001  10 ？   1001100  00 -   0011001  00 -   0111110  00 -   0111100  00 G   0011110  00 G   0111010  00 -   0101110  00 -   0111000  10 *   0001110  01 *   0110110  00 -   0110100  00 -   0010110  00 -   0101100  00 -   0011010  00 -   0011100  00 G   0011000  10 ？   0001100  01 ？   0010100  00 -   0001000  00 -
G＝好，没有变化  *＝明显需要移动
？＝可能需要移动 -＝没有足够的信息
用于相位旋转器控制的方法是先进的开关式状态机。如图7中 342所示，它涉及八折叠(eight fold)初始早期/晚期平均值。它具有16 个状态，可以利用四个锁存器来实现。再次参考图6，状态机342具 有两个输入，一个用于早期一个用于晚期。按照以下方式实现平均效 果。将状态机342设定为8。如果几个成排的但是不足以将状态驱动 为“1”的早期信号后跟随着几个晚期信号，状态机将他们平均。但 是，当早期或晚期信号中的优势将状态机定为“1”或者“14”， 状态机确定该取样进行得过早或者过晚，并确定是否要改变取样点。 当处于状态“1”时，状态机产生“晚”信号，当处于“14”时， 产生“早”信号。来自状态机的输出信号如果是“晚”信号，指示 该旋转计数器将取样调整至较晚的点。相反，“早”信号会指示该 计数器将取样调整至较早的点。
图8表示状态机第二实施方案的操作。该机器380将早期/晚期 平均与根据连续的早期或者晚期输入的数量改变平均量的自适应行为 相结合。当接收早期或者晚期输入的持续顺序时，该状态机减少了平 均量，以提高相位旋转器的步进率。该状态机含有64个状态，需要 6个锁存器。如前面的实施方案，状态机带有“加法减法”计数 器，具有54个阶跃，需要6个双稳多谐振荡器。计数器具有54个阶 跃，控制取样点的位置。计数器一次并行处理两个比特。因此，对于 每个比特可以有27个位置设定样本点。这限定了分辨率的限度。如 所指出的，状态机确定是否改变取样点，并且计数器确定哪里是新的 取样点。
参考图9，显示了发射机模拟结构410的方框图。发射机模拟结 构410由三个主模拟块支撑：全数据速率相位锁定环路(PLL)412、给 PLL信号重新提供动力的相位缓冲器电路414、以及off-chip有限脉 冲响应(FIR)均衡驱动电路416。在PLL412内是“细”控制环路电 路427以及“粗”控制环路。
发射机PLL412是用于发射数据的时钟脉冲源，优选在全数据 速率运行。在全速率，发生较少的工作循环畸变和不稳定性，本发明 的该实施方案能够在全速率有效运行。频率基准是n分之一的目标数 据速率。例如n＝4，对于2.5Gbps的操作数据速率需要625Mhz。单 一时钟相位被缓冲，并送出PLL412，要驱动进入相位缓冲器电路 414。
所示的PLL412包含多级电压控制的环形振荡器(VCO)418，分 频器420，相位频率检测器422，电荷泵424以及多极点(multi-pole) “脉动电容器”环路滤波器426。这些元件形成“细”控制环路 427。尽管在此处描述的实施方案中，VCO418是四级振荡器，分频 器420是四倍分频器，但是对于该领域技术人员来说其他的级和分频 器倍数也是很清楚的，环路不限于所述的具体的四级振荡器和四倍分 频器元件。细控制环路427是传统的模拟环路，用于为发射机电路 410提供稳定的低噪音低不稳定性的时钟脉冲源。环路427的范围、 增益和带宽设计用于为因为电源供应变化和粗环路而导致的相对高频 但是小扰动而进行补偿。
参考图10，提供一个环路滤波器426的一个实施方案。所示的 环路滤波器电路426是二次CRC低通滤波器。小“脉动”电容器 428用于衰减电荷泵脉动，较大的“环路滤波器”电容器430用于 稳定电路并设定优势极点(pole)。环路滤波器电路426将从电荷泵 424接收的电荷泵电流转变为驱动VCO电路418的控制电压。电阻 器432在电路中加入0，以无效在原点处(VCO418导致的)极点的影 响。环路滤波器电路426页设定电路的优势极点。脉动电容器428比 环路滤波电容器430小很多。这样保持其极点更加远在该频率。电阻 器432也因式分解成为(factor into)开环路增益，它为了系统和设定 时间(或电路的响应时间)的稳定性而开始活动。尽管在所示的实施方 案中，VCO电路418增益范围根据过程和温度而从300MHz到 3.8GHz，但是可以获得其他的增益值，这也是该领域技术人员很清 楚的。相应的，电阻器432是可切换的。开关433由逻辑电路基于 PLL电路412的操作而控制，所述逻辑电路优选在该实施方案中设 定2.5GHz和3.125GHz之间的范围。其他实施方案(未显示)可以具有 或大或小的范围，或者覆盖不同数值的范围；所述的范围仅是一种说 明性的。VCO418具有“细”和“粗”控制电压，以使得细环路 427所需的增益最小化。
参考图11，提供了发射机VCO418的四级延迟单元实施方案。 VCO418自身是通过在多个延迟单元440内调整局部反馈、并且控制 在VCO418内的反馈(这为速度提高提供了延迟单元440的预充电)而 调整振荡速度的形式。优选的是，VCO在越过操作条件的限定范围 的2.125Ghz至3.125Ghz操作，并产生差动时钟输出。其他实施方案 (未显示)可以具有或大或小的范围，或者覆盖不同数值的范围；所述 的范围仅是一种说明性的。
在传统的环形振荡器中，振荡频率确定为1/(2N)，其中N是 级的数量，是延迟单元的单位延迟时间。因此，振荡频率由一个延 迟元件的延迟时间所决定。在图11中通过执行双重延迟方案可以实 现更高的操作频率和更宽的调协范围。双重延迟意味着负偏斜的延迟 路径434和正常延迟路径436在同一个振荡器中存在。(在图11中， 负偏斜延迟路径434由正常线表示，正常延迟路径436由粗黑体线表 示)。负偏斜延迟路径434将单位延迟时间减少比单个变换器延迟时 间的低。结果，可以获得较高的操作频率。由于正常延迟路径436也 存在，因此VCO418的频率范围可以比仅有偏斜的延迟路径的振荡 器的宽。
参考图12，提供了VCO418发射延迟单元440的方案。优选的 是，延迟单元440可以在VCO418操作范围上的从80ps至125ps延 迟的范围内调谐。其他实施方案(未显示)可以具有或大或小的范围， 或者覆盖不同数值的范围；所述的范围仅是一种说明性的。也优选的 是，延迟单元440产生全摆幅差动输出。在延迟单元440的芯处，是 NMOS差动对(T0，T2)，带有PMOS对锁存器(T4，T5)作为活动负载。 交叉偶合的NMOS晶体管(T1，T3)446控制PMOS负载晶体管448的 最大栅电压，并限制PMOS锁存器444的强度。当控制电压低时， 锁存器444的强度变弱，PMOS锁存器444的输出驱动电流负载增 加。因此，锁存器444的状态容易改变，延迟时间降低。因此当控制 电压高时，锁存器444变强，并且它抵抗在差动延迟单元440中的电 压切换。结果，延迟时间增加。利用锁存器444的正反馈的帮助，尽 管有慢的延迟时间，输出波形的过渡边缘也变尖。由于延迟单元440 基本是简单的差动变换器，因此产生全摆幅波形。
为了利用负偏斜和正常延迟路径，PMOS晶体管对(T6，T7)448 加入到延迟单元440的PMOS负载，并用于提取负偏斜信号。负偏 斜信号连接至延迟单元440的PMOS输入，并且正常信号连接至延 迟单元的NMOS输入。在电流延迟级之前，从两个级提取负偏斜信 号。在输出过渡过程中，该信号过早的打开PMOS，并补偿PMOS 的性能，它通常比NMOS慢。
第二对NMOS晶体管(T8，T9)利用原始的NMOS交叉偶合对 446插入到分路器中。这些设备较小较长，因此对性能具有较小的效 果。这样允许延迟单元的“细”控制。
参考图9，除了细控制环路427元件之外，PLL412含有基准信 号发生器460，电压比较器462，PLL控制逻辑电路464，数字模拟 转换器(DAC)466和低通滤波器468。这些元件形成数字“粗”控制 环路。该数字粗环路用于补偿过程和温度，以将VCO418置入正确 的操作范围。尽管迄今所描述的PLL412的实施方案是具有“细” 和“粗”环路的双重环路PLL，但是可以采用只有一个环路的替换 实施方案，对于该结构不需要双重环路PLL结构。然后模拟细环路 427可以锁至参考时钟，并产生优选的稳定2.125GHz/3.125GHz时 钟。其他实施方案(未显示)可以具有或大或小的范围，或者覆盖不同 数值的范围；所述的范围仅是一种说明性的。优选的是，比较器462 的参考水平由cbias电路411所产生。
粗控制环路是传统模拟控制环路基于“泄漏”(leaky)环路滤波 电容器的数字表示。这种类型的环路依赖于来自环路滤波电路426的 泄漏，以沿着与VCO418频率无关的特定方向驱动控制电压。该泄 漏由只提高环路滤波器电路426上的电荷的相位检测器422和电荷泵 来补偿。当增加给环路滤波器电路426的电荷平衡了泄漏的电荷时， 环路是稳定的。
粗控制环路中的PLL控制逻辑电路464具有加法/减法计数器 (未显示)，其值表示在环路滤波电路426上的电荷。该计数器缓慢的 递减，以表示泄漏。根据细控制电压是在其范围的高半部分或者低半 部分操作，电压比较器462是高或者低。为了平衡泄漏，控制逻辑电 路464对比较器462的输出进行取样。当多个取样表示在上部分范围 操作时，加法/减法计数器(未显示)递增以表示给环路滤波电路426增 加电荷。该加法/减法计数器(未显示)的输出由DAC466和低通滤波器 468转换为控制电压。粗控制环路用于补偿制造过程以及因为电源供 应和温度漂移导致的相对低频但是变化较大的情况。在关于图4-8 部分有更详细的讨论。
图20是双重PLL环路的另一个实施方案的方框图。根据PLL 理论，已经知道，对于好的相位噪音/不稳定性能，调谐敏感度和倍 增因子应当小。作为这些问题的潜在解决方案，建议两级参考频率倍 增，其中外部环路滤波器712和LC振荡器714在第一级，双重环路 芯片内(on chip)PLL710在第二级。第一环路滤波器716具有窄带 宽，最终允许满足不稳定性转移需要。相位噪音/不稳定性性能应当 因为外部VCO的质量而占主要地位，并应当由消费者指定或者选 择。第二PLL环路滤波器(未显示)尽可能大，以抑制任何环形振荡器 噪音。这要用于允许从第一环路跟踪625MHz信号的性能，支配整体 的不稳定性能。
图21是图20的粗频率控制环路720的方框图。基本理念是将 数字泄漏的受控量引入到一个频率方向。对细调谐输入的电压进行取 样，如果超过预定值，利用D/A转换器722对粗电压进行数字化调 整。利用该方法，沿着一个方向的环路增益基本是0。这打破了环 路，并确保稳定性。数字积分器(计数器)724实现低通功能，用于改 善切换噪音。
参考图9，相位缓冲器电路414包括相位预驱动电路470，相位 缓冲/延迟电路472，以及发射相位缓冲锁存器474。相位缓冲器472 排出至锁存器474，由此提供了该实施方案全速率设计所必须的时 钟。相位缓冲器472必须也提供考虑了估算的净负载的适当上升时间 和下降时间。
相位缓冲器472可以包括从源至由于线路和/或栅负载而具有高 电容负载的电路而驱动时钟的任何电路。在本发明中使用的时钟速率 处，相位缓冲器472在确保合理的上升和下降时间、工作循环和系统 时钟的不稳定性能方面是重要的。在本说明书后面接收器PLL电路 的描述中更详细的描述了相位缓冲器472。
图9显示了均衡驱动器电路416的一个实施方案。均衡驱动器 电路416是有限脉冲响应(FIR)均衡驱动器，包括电流模式差动驱动 电路，它受FIR类型滤波器功能的控制。优选的是，均衡发射机数 据流作为铜皮效应和电路板耗散因子导致的码间干涉量最小化的手 段；前者涉及操作频率的根(root)，后者以线性方式涉及操作频率。 在2000年12月29日提交的、序列号为No.09/749908、发明名称为 “Programmable Driver/Equalizer with Alterable Analog Finite Impulse Response(FIR)Filter Having Low Intersymbol Interference & Constant Peak Amplitude Independent of Cofficient Settings” (Docket No.RAL920000097US1)的美国相关专利申请中详细描述了发 射机FIR电路416，该文献在此引入作为参考。均衡驱动器电路的其 他类型也可以使用，所描述的驱动器电路只是作为说明性的。
参考图13，显示了接收器模拟结构500的方框图，包括半数据 速率PLL电路501和模拟接收器电路块502。模拟接收器电路块502 包括相位预驱动504，相位旋转器电路506和相关的相位旋转器偏压 电路507，为PLL信号重新提供动力的相位缓冲器电路508，六个取 样锁存器510，以及驱动接收器逻辑电路513的锁存器缓冲器512。 提供六个锁存器使得电路对于半数据速率具有每比特数据三个样本。 取样锁存器510也与接收器电路514对接，该接收器电路514是差动 类型，含有固定的输入偏压516(用于节省能量)，它将输入信号转变 为可与高速差动锁存器兼容的信号。输出电路被加电，以支持来自锁 存器和线路的必须负载。
图14中显示了接收器电路514的一个实施方案。它被设计为从 在2.5Gbs操作的输入差动电压比特流向6个样本锁存器提供所需的 差动输出电压。接收器电路514的优选要求列在表4中。所测量的结 果作为在VDD上产生具有150mvp-P额外噪音的最坏性能的操作条 件。对于全提取的接收器，所有的结果都是在完全连接(per-link)的基 础上。可以理解，其他的实施方案(未显示)会具有不同的要求，所描 述的数值只是用作说明的。
                    表4接收器电路技术规范   技术规范   要求   测量值        操作条件   最大电流   6mA   6.6mA  1.98V，25℃，ASICBC   来自电源供应噪音和   过程限制的不稳定性   13ps   24.6ps  1.62V，125℃，ASICWC   最小差动P-P输入   100mV   100mV  1.62V，125℃，ASICWC   最小差动P-P输出   800mV   858mV  1.62V，125℃，ASICWC   输出公共模式   0.9V-1.3V   0.95V-1.2V  所有条件   带宽   无指定   918MHz  1.62V，125℃，ASICWC   DC增益   无指定   10.5  1.62V，125℃，ASICWC   输入公共模式范围   无指定   0.6V-1.6V  1.62V，125℃，ASICWC
接收器电路514由偏压网络和两个差动放大器520构成。 CBIAS单元522为PMOS晶体管524提供DC参考电压，然后它转 变为NMOS晶体管526的参考电压。选择两级放大，以尝试使增益 和带宽最大化；但是本发明不限于两级。
图15是图14的差动放大器的示意图。它是一种带有NMOS尾 电流和电阻性负载的传统设计，以给出所需带宽。NMOS尾531反 射(mirror off)100tACBIAS电流以向差动对(diff-pair)提供大致为 3mA。该3mA是基于接收器的最大允许电流。选择电阻器530的规 格以根据穿过每一个电阻器的1.5mA提供所需的输出公共模式电 压。然后选择输入晶体管532的规格以实现大致20dB的增益。
图8是参考图13的示例性取样锁存器510的示意图。取样锁存 器510通过输入接收器电路514送入数据，并从PLL电路501、相位 旋转器电路506、和相位缓冲器集合体508的结合中获得时钟。输入 至样本锁存器510的数据性质是差动的，因此样本锁存器是伪模拟电 路。重要的是，输入接收器和样本锁存器的设计是非常协调的，以使 得噪音对与这两个电路相关的不稳定性的影响最小。
图16所示的锁存器510是CMOS正边缘触发锁存器电路。它 提取差动数据输入以及单一终止的时钟，并输出单一终止的逻辑电平 信号。集合体由两个电路组成，即锁存器540自身和削尖锁存器540 的输出的缓冲器。锁存器540从接收器电路514接收其差动信号，并 对其进行差动或单一终止的转换，驱动至接收器逻辑电路513的输 出。
以CLK-Q延迟＜300ps(标称的)和样本及保持窗口＜35ps作为性 能极限，通过变化负载以不同的方法、温度和供应条件模拟在图16 中所示的锁存器电路510的实现。测量适当的参数以确保在这些条件 下的适当的性能。而且，进行模拟以确定锁存器510的建立和保持窗 口，亚稳态窗口以及不稳定性。以下表5表示锁存器电路510的各种 性能参数。
                        表5锁存器操作参数     操作条件  CLK-Q  延迟ps     tr     ps     tf     ps     TT.T＝50，VDD＝1.8，负载＝30fF，     标称CLK   187     37     34     ASICWC，T＝125C，VDD＝1.62，     负载＝40fF，慢CLK   297     56     52     ASICBC，T-25C，VDD＝1.98，     负载-20fF，快CLK   129     29     26
取样锁存器电路510具有负的建立和保持窗口。相对于锁存器 510的输出(不是相对于锁存器缓冲器512的输出)进行测量。导致大 于300psCLK-Q延迟的任何CLK数据延迟也包括在该窗口计算中。 该锁存器的优选样本和保持窗口是10ps。
参考图13，接收器PLL电路501是用于对接收数据过取样的时 钟脉冲源，并且在数据速率的一半运行。需要是目标数据速率的n分 之一的频率参照，例如n＝2，对于1.25Gbps的操作数据速率来说需 要625MHz。缓冲6个时钟相位，并送出PLL，用于驱动进入相位旋 转器电路506。
图13的接收器PLL501具有6级电压控制的环形振荡器 (VCO)550，2X分频器552，相位频率检测器554，电荷泵556和多 极点环路滤波器558。这些元件形成“细”控制环路。接收器 VCO550具有“细”和“粗”控制电压，以将细环路所需的增益最 小化。除了细控制环路元件之外，接收PLL550包括标准信号发生器 560，电压比较器562，PLL控制逻辑电路564，数字模拟转换器 (DAC)566和低通滤波器568。这些元件形成“粗”控制环路。
细控制环路559是传统的模拟环路，用于为接收器提供稳定的 低噪音低不稳定性时钟脉冲源。环路的范围、增益和带宽范围被设计 为由于电源供应变化和粗环路导致的相对高频但是低扰动进行补偿。
粗控制环路是传统模拟控制环路基于“泄漏”(leaky)环路滤波 电容器的数字表示。这种类型的环路依赖于来自环路滤波电容器 (filter cap)的泄漏，以沿着与VCO550频率无关的特定方向驱动控制 电压。该泄漏由只提高电容器(cap)上的电荷的相位检测器和电荷泵来 补偿。当增加给电容器的电荷平衡了泄漏的电荷时，环路是稳定的。
粗控制环路中的PLL控制逻辑电路具有加法/减法计数器(未显 示)，其值表示在环路滤波电容器上的电荷。该计数器缓慢的递减， 以表示泄漏。根据细控制电压是在其范围的高半部分或者低半部分操 作，电压比较器562是高或者低。为了平衡泄漏，控制逻辑电路564 对比较器562输出进行取样。当多个取样表示在上部分范围操作时， 加法/减法计数器递增以表示给环路滤波电容器增加电荷。该加法/减 法计数器的输出由DAC566和低通滤波器568转换为控制电压。粗控 制环路用于补偿制造过程以及因为电源供应和温度漂移导致的相对低 频但是变化较大的情况。
优选的是，接收PLL501在越过操作条件范围的约1GHz至约 1.6GHz范围内操作，它产生6个均匀间隔的相位。数字粗环路用于 过程和温度，以将接收VCO550置于所需的操作范围。然后较低的 带宽模拟细环路能够锁至参考时钟，并产生6个稳定的1.0GHz至 1.6GHz的相位。其他实施方案(未显示)可以具有或大或小的范围，或 者覆盖不同数值的范围；所述的范围仅是一种说明性的。通过 cbias(未显示)产生用于比较器562的参考电平。
图17是图13的接收6级VCO550结构的示意图，该结构具有双重 延迟路径，包括6个延迟单元552。双重延迟路径振荡器的功能在前面 关于发射VCO418和延迟单元440的部分已经有详细描述。
图13的相位旋转器506是一模拟电路，并且照此是一种能够将在 输入处的接收VCO550的所有n相位逐步无假信号脉冲地按模计算变 换成在输出处的任意相角。按模计算选择是保证相位和频率波长能 力，无假信号脉冲性能确保了在旋转期间没有任何位丢失，并且 “逐步”表示相位变化量限制在每个时钟循环一个相位削波。
相位旋转器506的原理基于FIR滤波器原理。接收VCO550可以 看作是延迟元件的圆形阵列。通过用加权因子m，n乘以输出t，n并且将 这些数值求和，从而建立FIR滤波器。分接头数量确定了过取样的 量，因此，需要模拟滤波器的顺序来进行去假频滤波。如果加权因子 可以动态变化，则FIR滤波器响应可以“匆忙”变化。这使得能够 对这种滤波器的输出相位进行动态调节。
优选的是，该相位旋转器506接收来自接收VCO550的所有六个 相位，将所有六个相位逐步变化成在输出处的54个可能相角的任意一 个。因此，它以6.67度的步长使所有六个相位转动，这对于2.5兆位系 统而言对应于14.8ps。通过获取每个相位的具体权重，从而该相位旋 转器506输出6个变换相位。这些相位以差分对产生出，然后在进入取 样锁存器510之前通过相位缓冲器508的三级。每个相位旋转器506由 来自逻辑电路的54条线路来控制，这些线路调节了每个相位分布的当 前权重。
接收相位缓冲器508包括设计成与相位旋转器电路506的输出驱 动部分(所有相位)连接同时使相位旋转器506只受到轻微的负载的电 路。相位缓冲器508然后从相位旋转器506驱动至取样锁存器510同时 提供对于相位旋转器电路506所需要的输入驱动。优选的是，接收相 位缓冲器508以对于半率设计而言所必须的速率操作。还优选的是， 考虑到所估计的净负载该相位缓冲器508提供足够的上升和降落时 间。
由于布线和/或门负载，接收相位缓冲器508可以包括任何将时钟 脉冲从源头驱动至具有高容量负载的电路上的电路。对于接收 PLL501而言，优选的是，相位缓冲器508使得在各个延迟阶段上的负 载以及用来从单个DLL将时钟相位分支成四个传送/接收磁心的驱动 能力相等。在当前实施方案中采用的时钟频率下，相位缓冲器508其 重要作用在于确保系统时钟的合理上升和降落时间、工作循环以及抖 动性能。
一个优选实施方案采用了两个相位缓冲器508电路形态。如在图 18中所示一样，第一个是被称为闩锁缓冲器580的伪差分正反馈闩锁 段。如在图19中所示一样，第二个形态只是一对反相器，并且被称为 反相缓冲器500。这两种缓冲器类型用于不同用途。对于能量较高的 抖动最长路径而言，因为该电路的能量供应拒斥品质所以使用闩锁缓 冲器580。这包括使来自接收PLL电路501的差分相位缓冲，进入相位 旋转器506并且离开该相位旋转器506。反相缓冲器600主要用来缓冲 单端时钟脉冲至逻辑电平电路，包括磁心逻辑和取样锁存器510。
现在参照图18，该闩锁缓冲器580通过交叉耦合n-信道装置利用 正反馈来操作以提供非常快速的转移。这对于避免电源噪声而言是好 的，因为转移定时是输入的差分信号的函数。这避免了只使用其中一 个单端侧面来确定什么时候要转移(例如反相器阶段会)，因此避免了 依靠要求稳定的能源。该电路其中一个缺点在于电流利用的有效DC 电平，正常反相器没有。另一个缺点在于没有轨道来引导输出。在所 示的实施方案中，p信道装置已经打开，因此使得下电平只能达到大 约200mV。
现在参照图19，反相器缓冲器600依赖使用反相级602对以跟踪 p-至n-信道装置的不匹配。这通过反相级602极大地改善了抖动性 能。不论什么时候使用倒相缓冲器600来提高电路的驱动能力，都使 用通过“e”能源来按指数增加反相器尺寸的一般规则。这在反相器 电路的所有级上使上升和降落时间保持恒定。并且由于抖动基本上是 上升和降落时间的线性函数，所以这防止在任何一级处的过多抖动。 为了保持时钟脉冲的工作循环，在图19中所示的实施方案中选择p-与 n-信道的比例以便使在7sf中的两个装置的近似驱动不匹配匹配。优选 的是，以最小的长度将这些反相器定尺寸至最大速度性能。
主要通过能量利用和抖动来测量相位缓冲器508特性。在大多数 情况中，优选的是交替使用增加的能量利用以便获得更好的抖动性 能。图6显示出相位缓冲器472和508的示例性实施方案的抖动和功率 指数。模拟抖动指数基于电源噪声。对于传送相位缓冲器472，则噪 声电平为75mVp-p。对于接收相位缓冲器508，噪声电平为150mVp- p。所有指数在每个链路基础上用于2.5Gbps。
表6：XMT和RCV相位缓冲器性能(在2.5Gbps)     测试条件 功率规格 功率模拟 抖动规格   抖动模   拟  RCV PB，ASICBC，1.98V  VCC，0C   6.6mW   13.2mW   8ps pp  1.2ps pp  RCV PB，TYP，1.8V  VCC，62.5C   9.2mW  2.6ps pp  RCV PB，ASICWC，  1.62V  VCC，125C   6.3mW  5.2ps pp  XMT PB，ASICBC，1.98V  VCC，0C   1.8mW   6.8mW   8ps pp  6.8ps pp  XMT PB，TYP，1.8V  VCC，62.5C   4.9mW  14.4ps  pp  XMT PB，ASICWC，1.62V  VCC，125C   3.9mW  18.5ps  pp
现在参照图22，该图显示出与c偏压电路507和相位缓冲器电路 508连接的相位旋转器电路506的一个实施方案的形态的方框图。该相 位旋转器506包括相位旋转器电流缓冲器电路610、相位旋转器电流电 路612以及相位旋转器磁心电路614。相位缓冲器电路508包括相位缓 冲器磁心电路618和相位缓冲器后缓冲电路620。在Schmatz于2001年5 月22日申请的题目为“Phase Rotator and Data Recovery Receiver Incorporating said Phase Rotator”的美国专利申请序列号 No.09/861668中更全面地说明了相位旋转器电路506、相关的c偏压电 路507和相位缓冲器电路508，该申请其全文在这里被引用作为参考。 已经如下提供了图22的元件的示意性举例图表。
图23为相位旋转器c偏压电路507的示例性示意图。
图24为相位旋转器电流缓冲电路610的示例性示意图。
图26为相位旋转器电流缓冲电流612的示例性示意图。
图28为相位旋转器磁心电路614的示例性示意图。
对于相位缓冲器电路508而言，图29为相位旋转器缓冲磁心电路 618的示例性示意图，并且图30为相位旋转器缓冲后缓冲电路620的示 例性示意图。
还提供有方框图，用来更清楚地显示出相位旋转器506和相位缓 冲器电路508。图25为相位旋转器电流缓冲器610六包装611的方框 图。
图27为相位旋转器磁心电路614六包装615的方框图。
图31显示出基本FIR滤波器632的另一个实施方案，它具有八个 来自八级/相位环振荡器630的分接头t1-t8。假设五个不同的加权因子 是可用的，并且通过将子因子w1-w4加起来构建它们。表7显示出加 权因子的初始形态。
表7从子因子w1-w4的加权因子m0-m4的结构     加权因子     配置     m0 ＝0(在初始配置中未使用)     m1 ＝w1     m2 ＝w1+w2     m3 ＝w1+w2+w3     m4 ＝w1+w2+w3+w4
图32显示出通过连续改变确定从每个相位分接头到实际输出的 分布的加权因子来逐步改变输出相位。例如，在步骤(a)中，在分接头 t1处的加权因子从w1改变到w1+w2，同时将在分接头t8处的权重改变 为0。对于权重数值的“巧妙”设定而言，这将使输出相位改变正好 相位削波的1/4。在最后旋转步骤(d)处，已经使所有权重改变一个分 接头位置。这与在FIR的输出处的一个相位削波的改变相对应。
通过重复上述顺序，可以调入任意相位设定。因为这是一循环 操作，所以输出相位的范围不限于0-360度的间隔。这使得能够连续 地改变相位，由此进行频率调节。由于只是通过每次加上或减去一个 子因子元素来改变加权因子，所以不会出现任何假信号脉冲。
在图33显示出根据本发明的六相位相位旋转器640的简化示意 图。在六相位削波的情况中，通过三个子因子w0-w2的可变总和来构 建四个可能的加权因子m0-m3。温度代码逻辑电路产生用于电流的有 线总和的控制信号。这使得在一次360度旋转中从三级差分环振荡器 中能够产生八个相位阶跃。FIR部件的输出优选通过有线n-功能被求 和。为了产生高质量时钟脉冲信号，优选使用差分时钟缓冲器。
图34显示出图33的相位旋转器电路的一个的详细视图。
虽然在这里已经对优选实施方案进行了说明，但是在设计上可 以作出许多变化，并且这些变化对于那些制造领域的普通技术人员以 及其它领域的普通技术人员而言是显而易见的。上述性能和信号说明 决不是唯一适用于本发明的方法和系统的规范，本领域普通技术人员 很容易想到替代的规范。因此，本发明的范围只是由以下权利要求来 限定。
相关申请
本申请与以下共同未决申请相关，这些申请在这里被引用作为 参考：于2000年12月29日申请的题为“Programmable Driver/Equalizer With Alterable Analog Finite Impulse Response(FIR) Filter Having Low Intersymbol Interference&Constant Peak Amplitude Independent of Coefficient Settings”的序列号为 No.09/749908的申请(存档卷号No.RAL920000097US1)；以及于2001 年5月22日申请的题目为“Phase Rotator and Data Recovery Receiver Incorporating said Phase Rotator”的申请。