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锁相环电路和用它装备的再生装置

阅读：884发布：2021-02-25

IPRDB可以提供锁相环电路和用它装备的再生装置专利检索，专利查询，专利分析的服务。并且一种锁相环(PLL)电路和用它装备的再生装置，其中PLL电路包括：比较装置，用于将输入信号与产生的时钟信号的相位进行比较，并产生相差信号和相位寄存器时钟；抽取装置，用于从相差信号中抽取低通信号；改变装置，根据低通信号抽取装置抽取的低通信号改变振荡频率；提供装置，用于提供改变振荡频率的改变装置的输出作为所述产生的时钟信号；以及检测装置，用于按照比较装置产生的相位寄存器时钟检测所述输入信号的损失，和在检测到所述输入信号的损失时，使抽取装置复位。本发明的装置可距原采用信号很远地控制时钟信号，因此，可在抽取到正常的时钟信号后加快PLL的同步操作。，下面是锁相环电路和用它装备的再生装置专利的具体信息内容。

1.一种锁相环电路，包括：

比较装置，用于将输入信号与产生的时钟信号的相位进行比较， 并产生相差信号和相位寄存器时钟；

抽取装置，用于从所述相差信号中抽取低通信号；

改变装置，根据所述低通信号抽取装置抽取的所述低通信号改变 振荡频率；

提供装置，用于提供所述改变振荡频率的改变装置的输出作为所 述产生的时钟信号；以及检测装置，用于按照所述比较装置产生的相位寄存器时钟检测所 述输入信号的损失，和在检测到所述输入信号的损失时，使所述抽取 装置复位。

2.根据权利要求1所述的锁相环电路，其中所述低通信号抽取装 置包括具有多级寄存器的数字滤波器，并且其中加有所述相差信号的 所述多级寄存器之一由所述检测装置复位，以便在所述检测装置检测 到所述输入信号的损失时，使所述低通信号抽取装置输出的低通信号 保持为零。

3.一种再生装置，用于从记录介质再生的信号中产生二进制信 号，并从所述二进制信号中抽取时钟信号，该装置包括：比较装置，用于将所述二进制信号与产生的时钟信号的相位进行 比较并产生相差信号；

抽取装置，用于从所述相差信号中抽取低通信号；

改变装置，根据所述低通信号抽取装置抽取的所述低通信号可变 地控制振荡频率；

提供装置，用于提供所述可变振荡频率控制装置的输出作为所述 产生的时钟信号；以及检测装置，用于按照所述比较装置产生的相位寄存器时钟检测所 述二进制信号的损失，和在检测到所述输二进制信号的损失时，使所 述抽取装置复位。

4.根据权利要求3所述的再生装置，其中所述低通信号抽取装置 包括具有多级寄存器的数字滤波器，并且其中加有所述相差信号的所 述多级寄存器之一由所述检测装置复位，以便在所述检测装置检测到 所述二进制信号的损失时，使所述低通信号抽取装置输出的低通信号 保持为零。

说明书全文

技术领域

本发明涉及一种锁相环(PLL)电路和用PLL电路提供的时钟信号 再生数据的信号再生装置。

背景技术

当再生在光盘、磁盘或磁带等记录介质上记录的数字数据时，必 须产生一个再生时钟，也就是所谓信道时钟，用于从记录介质的读出 信号中抽出信道位。为了产生时钟，一般采用PLL电路。这样PLL电 路可采用模拟型式或数字型式。数字PLL电路基本上具有如图1所示 的结构。
图1中，以从记录介质读出的信号输入给输入端101，该信号例 如是称为EFM(8-14调制)的信号。EFM是被CD(小型盘)采用的一种调 制系统，它根据预定的调制规则将8位数据调制成14信道的位。该调 制的EFM信号包括在3T-11T范围内的反相间隔(中间-边缘间隔)，这 里T是信道位周期且包含信道时钟分量。
构成数字PLL电路使其具有：相位比较器102，从输入端101输 入信号；低通滤波器(LPF)103；和可变频率振荡器(VFO)104。将VFO 104的输出作为105端的PLL输出时钟PLCK，并将它返送到相位比 较器102。对于模拟型的PLL，VFO通常采用压控振荡器(VCO)；而 对于数字型PLL，VFO则安排一振荡器使其根据输入相位误差信息来 改变其分频比，比如数据振荡器(NCO)。
在上述装置中，相位比较器102将PLL输出时钟PLCK与输入信 号进行比较。然后，将比较结果送到数字LPF103，通过它取出与相位 差对应的直流(dc)信号。根据该相差信号来控制VFO104的振荡频率， 使得出的PLL输出时钟PLCK与输入信号(比如EFM信号)的信道时钟 同步。
将相位比较器102安排成例如图2中所示那样。将输入端101上 的输入信号(比如，EFM信号)送到与第二级寄存器122和异门123串 联的第一级寄存器。将从寄存器121的输出送给寄存器122和异门123 及124。将来自寄存器122的输出输入给异门124。寄存器121和122 是根据来自105端的PLL输出时钟PLCK驱动的。将由反相器125给 出的反相时钟PLCK输入给寄存器122。将异门123的输出送给相差 计数器126的起动端EN。同时，将123门的输出经反相器128反相后 送给负载控制端LD。将相差计数器126的输出送到相位寄存器127。 相差计数器126和相位寄存器127是根据106端送来的主时钟MCK 驱动的。将异门124的输出送到相位寄存器127的时钟端作为相位寄 存器时钟。通过107端从相位寄存器127取出相差数据，然后送到 LPF103。
以下将参照图3A-3F所示的信号分量波形来描述图2所示相位比 较器的工作。
当101端输入图3A中所示的EFM信号而105端输入图3B中所 示的PLL输出时钟PLCK时，异门123在EFM信号的上升时刻t1与 PLL输出时钟PLCK的上升时刻t2之间输出“H”(高电平“1”)信号， 此期间相差计数器126继续其计数工作，然后输出如图3D中所示的 计数信号。异门124输出的信号如图3E中所示，在PLL输出时钟PLCK 的上升时刻t2与下降时刻t3之间保持为高电平。在图3E中所示的上升 时刻t2，将相差计数器126的输出输入给相位寄存器127，使相位寄存 器127的输出如图3F中所示在t2时刻进行转变。
对相差计数器126初始化时从108端装入的初始数据值要使得当 相位误差为“0”时计数器输出值标记为“0”。具体说，将该值向负 侧偏移一个与PLL输出时钟PLCK的半周期对应的计数值。通常将供 给106端的主时钟MCK的频率设置为PLL输出时钟频率的几倍或更 高。
将来自图2所示相位比较器的107端的相差数据送到图4所示的 数字LPF中。
图4中所示的数字LPF具有输入一侧的寄存器131以及寄存器 132及133。即，将通过107端供给的相差数据通过寄存器131送给寄 存器132和加法器136。然后，将寄存器132的输出乘一个来自135 端的系数，然后将结果送给加法器136。加法器136的输出送给加法 器137，其输出通过寄存器133后，通过乘法器138乘上一个来自139 端的系数，然后将乘得的结果馈给加法器137，通过140端取出寄存 器133的输出，作为LPF的输出。这些寄存器131、132和133是由来 自110端的滤波器时钟驱动的。这个时钟对应于，比如，PLL输出时钟 PLCK的两个边缘。
数字LPF取出相差数据的低通分量，或称为dc分量，然后将它 加到图1中所示的VFO104作为控制电压。
若在记录介质上比如盘上由于损伤或指纹造成某些缺陷时，可使 从介质上读出的EFM信号的边缘下降几百微秒。
图2中所示相位比较器的相位寄存器127检测由寄存器121和122 输入的EFM信号的边缘，并作为时钟信号更新相位数据，从而避免了 输入信号的边缘降落，以更新相位寄存器127的相差数据。结果，在 输入信号边缘降落之前的相差数据保持原状。缺陷附近降低的信号电 平其边缘不能接受通常的检测，因此，很可能大大地干扰了相差计数 器126的输出和相位寄存器输出的相差数据。
因此，图1所示LPF长时间输入了一个离中心值有很大偏移的 值，从而在其内部保持了一个很大的直流(dc)值和提供了一dc值。结 果，使图1所示VFO104的振荡频率大大偏离了中心值。
接着，使光拾取器离开介质缺陷处，故可适当地获得EFM信号 的边缘。然后，PLL电路执行同步(pulling)操作。因为LPF有很大的时 间常数，所以PLL电路的缺点是，如果将dc值储存在滤波器中，则相 位的同步需要很长时间。

发明内容

本发明可克服上述缺点。本发明的目的是提供一种PLL电路和一 种信号再生装置，当长时间不能检测到输入信号的边缘时，可避免在 滤波器中储存大的dc值，在可检测到输入信号的边缘后可使PLL很快 进入同步。
根据本发明的一个方面，提供了一种锁相环电路，包括：比较装 置，用于将输入信号与产生的时钟信号的相位进行比较，并产生相差 信号和相位寄存器时钟；抽取装置，用于从所述相差信号中抽取低通 信号；改变装置，根据所述低通信号抽取装置抽取的所述低通信号改 变振荡频率；提供装置，用于提供所述改变振荡频率的改变装置的输 出作为所述产生的时钟信号；以及检测装置，用于按照所述比较装置 产生的相位寄存器时钟检测所述输入信号的损失，和在检测到所述输 入信号的损失时，使所述抽取装置复位。
根据本发明的另一方面，提供了一种再生装置，用于从记录介质 再生的信号中产生二进制信号，并从所述二进制信号中抽取时钟信 号，该装置包括：比较装置，用于将所述二进制信号与产生的时钟信 号的相位进行比较并产生相差信号；抽取装置，用于从所述相差信号 中抽取低通信号；改变装置，根据所述低通信号抽取装置抽取的所述 低通信号可变地控制振荡频率；提供装置，用于提供所述可变振荡频 率控制装置的输出作为所述产生的时钟信号；以及检测装置，用于按 照所述比较装置产生的相位寄存器时钟检测所述二进制信号的损失； 和在检测到所述输二进制信号的损失时，使所述抽取装置复位。

附图说明

图1是通常的PLL电路的方框图；
图2是通常的相位比较器内部结构的方框图；
图3A是输给PLL电路的EFM信号的时间曲线；
图3B是PLCK信号的时间曲线；
图3C是异门123输出信号的时间曲线；
图3D是相差计数器126输出信号的时间曲线；
图3E是异门124输出信号的时间曲线；
图3F是相差寄存器127输出信号的时间曲线；
图4是图1所示低通滤波器103内部结构的方框图；
图5是应用本发明的PLL电路的方框图；
图6是应用本发明的图5所示低通滤波器103内部结构的方框 图；
图7是应用本发明的图5所示低通滤波器103另一内部结构的方 框图；
图8是应用该PLL电路的再生装置总体结构的方框图。

具体实施方式

下面，参照附图描述本发明最佳实施例的PLL电路。
图5示出本发明最佳实施例的PLL电路。
图5中，数字101代表输入端，输入从记录介质上读出的EFM信 号。
该PLL电路具有：相位比较器102，输入来自输入端101的EFM 信号；LPF(低通滤波器)103；和VFO(可变频率振荡器)104。通过105 端取出来自VFO104的输出作为PLL输出时钟PLCK，并通过反馈环 路送给相位比较器102。由图1与图5的比较可知，本发明的特点是 提供了包含在虚线框中的缺陷检测电路20。缺陷检测电路20的工作 是检测输入信号的缺陷，并可控制地保持LPF103为常数。
假定本发明的PLL电路，当通过LPF103从相位比较器102送给 VFO104的相差数据是“0”时，来自VFO104的振荡频率是标准频率， 则缺陷检测电路20控制LPF103的内部状态使之当检测缺陷时LPF103 的输出为“0”。该标准频率对应于模拟PLL的VCO的自由振荡频率 或中心频率。一般将该标准频率设置在输入信号的时钟分量的频率 上，即设置在输入EFM信号的信道时钟频率上。
相位比较器102的工作是比较PLL输出时钟PLCK与输入信号的 相位，并将比较结果输给数字LPF103，通过LPF103给出与相位差对 应的dc信号。根据该相差信号，控制VFO104的振荡频率，使PLL 输出时钟PLCK与输入给该PLL电路的EFM信号的信道时钟同步。 缺陷检测电路20的工作是，当一定时间内不能检测输入信号的边缘 时，向LPF103输出检测信号和如下面将讨论的寄存器清除信号等控 制信号。
相位比较器102的结构如图2所示。图2所示的相差计数器126 的工作是，只在与EFM信号边缘和PLL输出时钟PLCK之间的相差 对应的期间，对主时钟MCK计数。然后，相位寄存器127锁存该主 时钟MCK，再将相差数据送到数字LPF103。另外，将来自相位比较 器102的109端的信号，即来自图2所示异门124的相位寄存时钟送 到缺陷检测电路20。
数字LPF103的结构如图6所示。如图所示，数字LPF103具有输 入一侧的寄存器11以及寄存器12和13。即，通过寄存器11将由107 端加入的相差数据送到寄存器12和加法器16。通过乘法器14将寄存 器12的输出乘以一个来自15端的系数，然后送到加法器16。将加法 器16的输出送给加法器17。通过寄存器13将加法器17的输出送到 乘法器18，在此乘法器将该输出乘上一个来自19端的系数。将乘得 的结果送回加法器17，在140端取出寄存器13的输出作为LPF输出。 这些寄存器11、12和13是由110端来的滤波器时钟驱动的。比如， 该滤波器时钟对应于PLL输出时钟PLCK的两个边缘。
缺陷检测电路20具有计数器21、译码器22和反相器23，该电路 的工作是，当给定时间内不能检测到由109端加来的相位寄存时钟 时，输出检测信号。即，计数器21以滤波器时钟作为输入时钟进行计 数工作，并由相位寄存器的时钟对计数器21清零。译码器22的工作 是，当计数器21的计数值达到预定值Th时，输出为“H”(高电平) 的检测信号。通过反相器23将检测信号加到计数器21的起动端EN， 使该检测信号用于停止计数器21的计数工作。将来自译码器22的缺 陷检测信号加到数字滤波电路的输入级寄存器11的清除端CLR。如 果检测信号处于高电平“H”，则由该检测信号清除寄存器11的内容。
当介质缺陷使得输入到图5所示PLL电路的信号的边缘不能检测 时，则图2所示的相位比较器停止，输出相位寄存时钟。当图6所示 计数器21的计数达到对应于预定时间的计数值Th时，译码器22输出 “H”信号，由此检测缺陷。在检测缺陷之前，将滤波器的输入级寄 存器11复位。停止计数器21的计数工作，保持该计数值，并将译码 器22的输出保持在“H”电平，直到下一个相位寄存器锁存信号输入 为止，从而使输入级寄存器11保持原位，这等同于LPF的输入保持为 “0”。所以，LPF103的输入逐渐变为“0”，VFO104在某个标准频 率，比如，输入EFM信号的信道位时钟频率上振荡。在标准频率的振 荡状态，当光拾取器通过介质的缺陷部分后返回到正常的再生状态 时，PLL电路很快进入同步工作。
下面描述本发明实施例的PLL电路中所用的LPF电路和缺陷检测 电路的另一种结构。图7中与图6对应的各部分具有相同的标号，并 不再对对应部分进行描述。
图7中，将来自缺陷检测电路的译码器22的缺陷检测信号，即寄 存器清除信号，送到数字LPF的输入级寄存器11以及余下的两个寄存 器12和13。通过这个信号使LPF完全复位，并当VFO104的频率固 定在标准频率时，给出“0”的输出。
根据图7所示的结构，当检测缺陷时，将PLL电路的滤波器完全 复位，并当振荡频率固定在标准频率时，供给为“0”的输出。通过这 一操作，当光拾取器从介质缺陷处脱离之后，PLL的同步很快得以进 行。
接着，图8示出采用本发明一实施例的PLL电路构成的信号再生 装置的具体结构。正如参照图5-7所描述的，这种PLL电路200的输 入是来自二进制电路206的EFM信号。将PLL电路200的输出时钟 CKp，即图5-7中所示的PLL输出时钟PLCK，送到EFM和CIRC译 码器208。CIRC为Cross Interleave Reed-Solomon码的缩写。可用 ACIRC(Advance CIRC)代替这CIRC，它是CIRC的改进。
图8中，用于音频的光盘201是由用于使盘转动的比如主轴马达 的马达202旋转驱动的。通过作为再生头的光拾取头203读出在光盘 201上记录的信号，并通过RF放大器207加以放大。
光拾取头203的工作是，对光盘201施加激光束，并检测反射光 以产生来自光盘的信号。光拾取头203设有：激光二极管，作为提供 激光的装置；由偏振分束器和物镜组成的光学系统；用于检测反射光 的光检测器。物镜203a被支撑着，故通过双轴致动器204可在盘的径 向(跟踪方向)和光轴方向(聚集方向)移动。通过称为滑动机构205的作 用，可使光拾取头203在盘的径向移动。
将光拾取头203从光盘读出的信号送到RF放大器207。为了提取 再生的RF信号、跟踪误差信号和聚焦误差信号，RF放大器207对信 号进行操作处理。
通过二进制电路206的作用将再生的RF信号二进制化为上述 EFM信号。然后，将EFM信号加到EFM和CIRC译码器208上。将 EFM信号加到具有结合图5-7所描述结构的PLL电路200。PLL电路 200的工作是，供给与EFM信号的时钟分量同步的再生时钟CKp。再 生时钟CKp对应于如图5-7中所示的PLL输出时钟PLCK。将再生时 钟CKp加到EFM和CIRC译码器208上。将时钟CKp作为标准时钟， 据此对输入的EFM信号进行译码。
如上所述，PLL电路200的工作是，当由于光盘201的缺陷而未 检测到EFM信号的边缘时，将内部数字LPF的寄存器复位，以便将 VFO的振荡频率设定为标准频率。这种操作使得当光拾取单元脱离光 盘201的缺陷处之后能够加快PLL的同步。
当采用磁光盘作为光盘201时，RF放大器207提取与称为前纹所 记录的绝对位置信息对应的纹信息。将这个纹信息送到地址译码器 210。地址译码器210根据纹信息产生绝对位置信息和地址位时仲，然 后将它们送给EFM和CIRC译码器208。将该绝对位置信息加到由微 处理机等组成的系统控制器211。对于专用于再生的光盘，EFM和 CIRC译码器208读出地址和作为数据记录的辅助子码信息，并把该地 址信息和用于控制的子码数据送到系统控制器211。系统控制器211 使用此地址信息和控制信息作各种控制用。
将由RF放大器207抽取的跟踪误差信号和聚焦误差信号加到伺 服电路209。伺服电路209产生各种伺服信号，包括输入其中的跟踪 误差信号、也输入其中的聚焦误差信号、从系统控制器211送出的轨 迹跳跃指令、存取指令、和马达202的转速检测信息。用这些伺服信 号，伺服电路209控制双轴致动器204和滑动机构205，以进行聚焦、 跟踪控制、或拾取头馈送控制。同时，根据来自EFM和CIRC译码器 208的CLV伺服信号，伺服电路209控制马达202的旋转，比如使之 处于CLV(恒线性速度)方式。也可以CAV(恒定角速度)方式来控制其 旋转。
EFM和CIRC译码器208执行EFM调制和对于EFM信号的纠错 译码和扇形译码的译码处理。然后，在存储控制器212的控制下，向 缓存器213写入和从缓存器213读出处理的EFM信号。比如，缓存器 213可采用4M或16M的D-RAM。
如果必要，可通过音频压缩译码器214将在存储控制器212控制 下从缓存器213读出的数据扩展为数字音频信号。将该数字音频信号 送到数-模转换器215，在此将该信号转换成模拟信号。然后，在输出 端216取出该模拟音频信号。
将来自键单元219的操作信号送到系统控制器211。标号220代 表显示单元，它显示工作状态和从系统控制器211送出的再生时间等 信息。振荡器221产生主时钟MCK，然后将主时钟MCK提供给系统 控制器211和各个需要的部件。
本发明不限于上述实施例。例如，对于VFO的振荡频率变为标准 频率时的dc值被设定为一个非零的预定值情况下，相位比较器的相差 计数从“0”开始，以及相差为“0”时将预定值输出作为相差数据， 在检测缺陷时可将该预定值装入数字LPF的每个寄存器。而且，该缺 陷检测器的结构也不限于所示实施例，可以多种形式进行修改，这都 不离开本发明的精神。
从上述已很清楚，根据本发明构成的PLL电路，将输入信号与 PLL输出信号进行相位比较，用滤波装置取出该比较输出的低通分 量，可变地控制可变频振荡装置的振荡频率，并且当检测输入信号的 缺陷时控制滤波装置在一常态。因此，当检测缺陷时，PLL电路保持 其振荡频率不变，当光拾取单元从光盘上的缺陷点脱离时，可加快PLL 电路的同步。
通过在一定时间未获得输入信号的边缘来确定缺陷检测。将多个 寄存器组成的数字滤波器作为滤波装置，以便检测缺陷时用于复位输 入一侧的寄存器或所有的寄存器。这使得可以避免检测缺陷时在PLL 滤波器中储存大的dc值，保持振荡频率为标准频率，并且当拾取单元 从盘上的缺陷处脱离时可加快PLL的同步。
此外，具有为信号再生供给时钟的这种PLL电路的信号再生装置 的装设，可将再生数据的损坏抑制到最低限度。
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锁相环-专利编号CN103718464A 2020-05-12 254
锁相环路-专利编号CN108988852A 2020-05-11 525
锁相环-专利编号CN101849359B 2020-05-12 95
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锁相环-专利编号CN103718464B 2020-05-11 462
锁相环-专利编号CN101882928B 2020-05-13 102
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