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移动电话中的锁相环合成器

阅读：787发布：2021-03-01

IPRDB可以提供移动电话中的锁相环合成器专利检索，专利查询，专利分析的服务。并且一移动电话在一个独立帧中具有连续的一接收时隙，或者是一等待时隙或者是一外围信息接收时隙的空闲时隙，以及一传输时隙。PLL合成器包括电荷泵和压控振荡器之间的环路滤波器以控制PLL合成器在振荡频率之间进行转换时的锁定时间。当通过空闲时隙从接收频率转换到传输频率时，环路滤波器单元选择具有最大时间常数的第一滤波器，当从传输频率转换到接收频率转换时，环路滤波器单元选择居中的时间常数，当通过外围信息接收频率从接收频率转换到传输频率时，环路滤波器单元选择最小的时间常数。，下面是移动电话中的锁相环合成器专利的具体信息内容。

权利要求

1.一锁相环(PLL)合成器包括：

一相位比较器，用于比较具有第一频率的第一频率信号的相位与基准频率信号的相位；

一压控振荡器(VCO)，具有一输入节点和一输出节点，输入节点接收根据所述相位比较器的比较结果所控制的频率控制电压，输出节点输出第二频率信号，该第二频率信号具有根据所述频率控制电压所控制的第二频率；

一频率分频器，用于接收所述第二频率信号以对所述第二频率进行分频并输出所述第一频率信号；以及一环路滤波器，连接在所述VCO的所述输入节点，用于将所述频率控制信号传输到所述VCO，所述环路滤波器具有滤波器函数的三个或更多时间常数以及用于选择所述时间常数之一的选择器。

2.根据权利要求1所述的PLL合成器，所述环路滤波器包括一个具有一可变电阻和一可变电容的RC低通滤波器。

3.根据权利要求1所述的PLL合成器，其特征在于，所述环路滤波器包括三个或者更多的分别具有所述时间常数的低通滤波器，并且所述选择器选择所述低通滤波器之一。

4.一种包括权利要求1所述的PLL合成器的移动电话，其特征在于，所述移动电话在一个独立帧中具有三个或者更多的时隙。

5.根据权利要求4所述的移动电话，其特征在于，所述独立帧依次包括一个接收时隙，一个空闲时隙和一个传输时隙。

6.根据权利要求5所述的移动电话，其特征在于，所述空闲时隙或者是等待时隙或者是用于接收外围信道电场信息的外围信息接收时隙。

7.根据权利要求5所述的移动电话，其特征在于，所述独立帧进一步包括继所述传输时隙之后的一分隔时隙。

8.根据权利要求6所述的移动电话，其特征在于，所述时间常数包括第一到第三时间常数，按照这样的次序其大小依次减小，并且其中所述选择器选择：当通过所述等待时隙从所述接收时隙转换到所述传输时隙时选择所述第一时间常数；

当从所述传输时隙转换到所述接收时隙时选择所述第二时间常数；以及当从所述接收时隙转换到所述外围信息接收时隙时，以及当从所述外围信息接收时隙转换到所述传输时隙时选择所述第三时间常数。

说明书全文

技术领域

本发明涉及PLL(锁相环)合成器，尤其涉及移动电话中能够选择多个锁定时间中的一个的PLL合成器。

背景技术

PLL电路被广泛地用于例如电视接收机，卫星通信，及无线通信等领域。 PLL电路产生与具有一基准频率的基准信号相同步的频率信号，该频率信号具有与相关基准频率成一特定比率的频率。例如，在利用时分多路存取(TDMA) 方式工作的移动电话系统中，PLL电路被用作PLL合成器，该PLL合成器产生传输信道频率。
图6给出了一种传统的PLL合成器，包括一PLL集成电路(PLL-IC)20，一第一环路滤波器(LPF)40，一第二环路滤波器(LPF)45，以及一压控振荡器(VCO)50。该PLL-IC20中包括相位比较器24，寄存器23，分频器(divider) 22，预分频器21，以及电荷泵(CP)25。
VCO50的一个输出被发送到PLL合成器之外以及预分频器21以形成反馈环。预分频器21具有以高速粗分输入频率的功能，以辅助由分频器22执行的分频操作。该分频信号104从分频器22输出并且基准频率信号(Ref-F)100 被送到相位比较器24。该相位比较器24比较这两个输入信号彼此之间的相位，以发送一个根据彼此相关的相位超前或者延迟的相位比较结果信号。电荷泵25 接收一个来自相位比较器24的输出信号，以通过LPF40和环路滤波器45发送一个输出电压信号到VCO50。VCO50的输出频率由电荷泵25的输出电压信号控制。当分频信号104的相位与基准频率信号100的相位相符时，PLL合成器被锁定，也就是说，PLL合成器的振荡频率被固定在一预期的频率。
提供该环路滤波器45以控制PLL合成器的锁定时间，也就是说PLL合成器的振荡频率开始变化的时间点与PLL合成器被锁定以稳定振荡频率的时间点之间的时间间隔。环路滤波器45的时间常数被设置成与PLL合成器所需的锁定时间一致。例如，如果该频率应该以较高的速度转换，则该时间常数被设置在一个较低的值，如果该频率不必以高速转换，则该时间常数被设置在一个较大的值以获得较长的锁定时间。
为减少锁定时间，应该减少环路滤波器的时间常数。但是，较小的时间常数增加了环路滤波器的带宽并且降低了从其中通过的信号的载波-噪声(C/N) 比，这降低了具有PLL合成器的无线系统的性能。
如果该PLL合成器具有一种配置以便其上的输出频率能够逐步变化，环路滤波器45的时间常数应被设置为与特定输出频率的转变所必须的最小锁定时间相对应的值。但是，在与最小锁定时间相对应的值处设置锁定时间意味着最小锁定时间被用于所有其它输出频率的转变中，其中该最小锁定时间是不必需的。这意味着该PLL合成器被用在由于实现较短锁定时间而选择的所有其它输出频率中已降低的C/N比率的状态。简而言之，较短的锁定时间以及较好的比率特性在传统的PLL合成器中是折衷的。

发明内容

考虑到上文，本发明的一个目的就是提出了一个PLL合成器，该PLL合成器可获得所需要的锁定时间以及其输出频率中良好的C/N比率。
本发明的另一个目的就是提出了一个移动电话，该移动电话在一个帧中具有多个时隙并且可在用于一个帧各个时隙的多个频率之间所进行的转换中获得一最佳锁定时间。
本发明提供的锁相环(PLL)合成器包括：一相位比较器，用于比较具有第一频率的第一频率信号的相位与基准频率信号的相位；一压控振荡器 (VCO)，具有用于接收频率控制电压的一输入节点以及用于输出具有第二频率的第二频率信号的一输出节点，其中根据相位比较器的比较结果来控制频率控制电压，根据频率控制电压来控制第二频率；一频率分频器，用于接收第二频率信号以对第二频率进行分频并输出第一频率信号；以及一环路滤波器，连接到VCO的输入节点上用于将频率控制信号传输到VCO，该环路滤波器具有滤波函数的三个或更多个时间常数以及用于选择一个时间常数的选择器。
本发明还提供一移动电话，该移动电话包括如权利要求1中所定义的PLL 合成器，其中移动电话在一个帧中具有三个或更多个时隙。
根据本发明的PLL合成器和本发明移动电话中的PLL合成器，可得到PLL 合成器中的最佳时间常数以获得最佳锁定时间和良好的具有PLL合成器的移动电话特性。
本发明以上和其它目的，特性和优点将参考附图，从以下的描述中得以体现。

附图说明

图1为根据本发明的第一实施例的PLL合成器方框图。
图2A为利用PDC模式而工作的移动电话的时隙图，图2B为表示移动电话中的传输的时间流程图。
图3A和3B为满包模式的移动电话系统中的接收站和传输站的时间流程图。
图4为图1所示的环路滤波器的连接的方框图。
图5为类似图4的，表示根据本发明的第二实施例的PLL合成器中的环路滤波器的方框图。
图6为传统的PLL合成器的方框图。

具体实施方式

现在，本发明将参考附图进行更清楚的描述，其中相似的元件由相似的参考标记表示。
参考图1，根据本发明第一实施例的PLL合成器包括PLL IC20，LPF(环路滤波器)40，以及VCO50。PLL IC20包括一相位比较器24，寄存器23，1/N- 分频器22，预分频器21，电荷泵(CP)25，以及环路滤波器单元(LF单元) 30。PLL IC20接收由PLL合成器外所提供的基准频率信号Ref_F100，以及来自基带LSI60的串行数据101。PLL合成器被控制以根据串行数据101将其设置到预期的振荡频率，并与基准频率信号Ref_F100同步的振荡。
基带LSI60发送串行数据101，串行数据101包括将被锁定到PLL合成器中的频率信息并且串行数据101存储在PLL IC20的寄存器23中。该串行数据表示接收频率，传输频率以及外围信息接收频率中的一个，以允许PLL合成器被锁定在其上。寄存器23将作为频率控制信号102的已存储串行数据发送到相位比较器24和环路滤波器单元30。该PLL IC20的输出节点通过LPF40被连接到VCO50的输入节点。来自VCOS0的一个输出被发送回PLL IC20的预分频器21上，并被发送到PLL合成器外。该预分频器21具有用于高速可变地对输入信号进行分频的功能，并同1/N-分频器22一起工作，1/N-分频器22 将被已分频的频率信号104发送到相位比较器25，该频率信号104是预分频器 21输入频率的1/N。
已分频信号104和基准频率信号100的相位在相位比较器24中相互比较，相位比较器24将相位比较信号发送到电荷泵25中。相位比较信号控制电荷泵 25，以当已分频信号104的相位相对于基准频率信号100的相位延迟时提高其上的输出电压，并且当被已分频信号104相对于基准频率信号100的相位超前时降低电荷泵25的输出电压。
电荷泵25的输出电压通过LPF40和环路滤波器单元30被发送到VCO50。电荷泵25的输出电压控制VCO50的输出频率。当已分频信号104和基准频率信号100之间的相位差变为零时，PLL合成器被锁定。环路滤波器单元30包括第一至第三滤波器LF1，LF2和LF3，根据选择控制信号选择其中的一个。
本发明的PLL合成器可以用在诸如以时分多路存取(TDMA)通信模式或个人数字蜂窝(PDC)通信模式操作的移动电话中。参考图2A，PDC通信模式的移动电话中的一个帧包括四个时隙，即，依次为接收时隙S11，空闲时隙 S12，传输时隙S13和分隔时隙S14，它们具有各自的时间间隔，如图2A所示。空闲时隙S12被用作等待频率之间转换的时隙或者有时被用作接收外围信息接收信道的信息的时隙，该信道可接收外围信道的电场。
参考图2B，这里给出了用于接收频率信道和传输频率信道之间的转换的移动电话操作的时间流程图。当锁定接收频率信道的PLL合成器将被转换为锁定传输频率信道，一个空闲时隙S12将被插入到接收时隙S11和传输时隙S13 之间。由于空闲时隙S12具有5.67毫秒的时间间隔，从接收频率到传输频率的转换将在5.67毫秒之内完成。在传输时隙S13和接收时隙S11之间提供有分隔时隙S14。最后，当PLL合成器将从传输频率转换到接收频率的时，该转换将在1毫秒的时间间隔之内完成，因为分隔时隙S14具有1毫秒的时间间隔。
空闲时隙S12可以被用作接收一个外围信息信道的时隙，如以上所述。在这一操作中，在空闲时隙S12中的频率转换包括第一转换操作和第二转换操作，在第一转换操作中锁定接收频率信道的PLL合成器被转换到锁定外围信息接收信道，在第二转换操作中锁定外围信息接收信道的PLL合成器被转换到锁定传输频率信道。在时隙S12中的转换操作应该以高速完成，因为空时隙诸如空闲时隙没有被安排转换操作。
图3A和3B表示一对移动电话的操作，即，分别为接收端的移动电话和传输端的移动电话，其中两个移动电话都以满包模式操作，或者是以PDC通信模式之一操作。在这种模式中，接收端的接收机用来接收多个连续帧的所有时隙中的包数据，如图3A所示，尽管传输端的传输机在分配于每个独立帧中的一个传输时隙中传输，如图3B所示。该接收端的接收机在连续接收操作期间有时可以接收外围信息。
与以PDC通信模式之一操作相同，满包模式的接收机中的频率转换包括第一转换操作和第二转换操作，在第一转换操作中锁定接收频率信道的PLL合成器被转换到锁定外围频率信道，在第二转换操作中锁定外围频率信道的PLL 合成器被转换到锁定接收频率信道。为保持接收状态，只要可能实现包数据的有效接收操作，接收外围信息的时间长度将会变短，并且该频率转换将以高速完成。
频率转换的模式和用于频率转换的可以允许的时间长度(锁定时间)以及在环路滤波器单元30中所选择的用于频率模式的环路滤波器在表1中列表如下：表1 转换模式锁定时间环路滤波器接收→传输 5.67msec. LF1 传输→接收 1msec. LF2 接收→外围→传输高速 LF3 包→外围→包高速 LF3
每一个环路滤波器LF1，LF2和LF3允许PLL合成器在表1所列的允许的锁定时间内转换信道，其中环路滤波器LF1，LF2和LF3的时间常数TC如下：
TCLF1＞TCLF2＞TCLF3。
根据低通滤波器的截止频率，低通滤波器40具有最高的截止频率，并且环路滤波器LF1，LF2和LF3具有依此顺序递减的截止频率。
参考图4，给出了图1的PLL合成器中的LF单元30和PLL IC2O之间的连接。该LF单元30包括三个滤波器LF1，LF2和LF3，它们通过PLL IC20 的转换部分来选择，该转换部分包括开关SW1到SW4。每一个滤波器包括串联电阻和并联电容。
在对将接收频率直接转换成传输频率的转换模式进行选择的过程中，表示接收频率的串行数据101从基带LSI60被发送到PLL IC20。寄存器23在接收了串行数据101之后，将接收频率的信息作为频率控制信号102发送到LF单元30。然后LF单元30根据从寄存器23接收的频率控制信号102来选择滤波器LF1，LF2和LF3中的一个。从接收频率到传输频率的转换在5.67毫秒的时间间隔之内完成。这一时间间隔允许具有一个最大时间常数的滤波器LF1被用作这一转换操作。所选的滤波器LF1的最大时间常数允许PLL合成器具有一适当的转换速度以利用良好的C/N比率工作并且改善PLL合成器的比率特性。
在对将传输频率直接转换成接收频率的转换模式进行选择的过程中，表示接收频率的串行数据101从基带LSI60被发送到PLL IC 20。通过选择具有适于该转换的居中时间常数的环路滤波器LF2来在1毫秒的时间间隔之内完成该转换操作。
在对通过外围信息接收频率将接收频率转换成传输频率的转换模式进行选择的过程中，表示外围信息接收频率和传输频率的串行数据101从基带LSI60 被连续的发送到PLL IC20。该转换操作应该尽可能快的完成，并且因此选择具有最小时间常数的环路滤波器LF3。
在对通过外围信息接收频率将接收频率转换成用于满包数据的包数据接收频率的转换模式进行选择的过程中，表示外围信息接收频率和传输频率的串行数据101从基带LSI60被连续的发送到PLL IC20。在满包模式下，用于接收外围信息的时间长度应该尽可能地与用于完成接收包数据的较长时间长度一样短。环路滤波器单元30转换以选择环路滤波器LF3。通过使用具有最小时间常数的环路滤波器LF3，PLL合成器具有最小锁定时间。
参考图5给出了根据本发明的第二实施例的与图4相类似的PLL合成器的一部分，除了在当前实施例的PLL IC20提供控制单元26之外，当前实施例的 PLL合成器类似于第一实施例中的PLL合成器。该控制单元26从寄存器23 接收数据以控制RC滤波器中的可变电阻38的电阻值和可变电容39的电容值，以代替第一实施例中所提供的多个环路滤波器LF1，LF2和LF3。
可变电阻38可以具有多个固定电阻和相关的开关用于连接所选择的一定量的并联形式的固定电阻以获得预期的电阻值，而可变电容39可以具有多个固定电容和相关的开关，用于连接所选择的一定量的并联形式的固定电溶以获得预期的电容值。
该控制单元26存储了多个时间常数的规格的信息，用于在将PLL合成器的频率从接收频率转换到传输频率的过程中，从传输频率转换到接收频率的过程中，从接收频率转换到外围信息接收频率的过程中，从外围信息接收频率转换到接收频率的过程中，以及从外围信息接收频率转换到传输频率的过程中设置锁定时间。当频率控制信号102从寄存器23发送的时，控制单元26根据表示锁定时间的频率控制信号102选择存储在其中的一个规格以输出所选择的作为时间常数控制信号103的规格，由此控制可变电阻38的电阻值和可变电容39 的电容值。因此，根据频率转换的模式的锁定时间可以为PLL合成器获得。
在第一实施例中，环路滤波器单元中可提供预定数量的环路滤波器，而预定数量的固定电阻和固定电容的组合在第二实施例中是足够的。因此，第二实施例获得了PLL合成器的简单结构。
因为以上实施例仅仅作为例子，所以本发明并不仅仅限于以上实施例，并且熟悉本技术的人员可在不脱离本发明范围的情况下容易地进行各种修改和改进。
例如，可变电阻和可变电容的配置可以根据以上实施例更改，例如固定电阻和/或固定电容可以串联和并联组合连接。此外，本发明可以用于任何PLL 合成器而不仅限于TDMA模式下的PLL合成器。

标题	发布/更新时间	阅读量
锁相环-专利编号CN103718464A	2020-05-12	256
锁相环路-专利编号CN108988852A	2020-05-11	525
锁相环-专利编号CN101849359B	2020-05-12	95
锁相环-专利编号CN103297041A	2020-05-12	446
锁相环-专利编号CN101849359A	2020-05-13	932
锁相环-专利编号CN103718464B	2020-05-11	462
锁相环-专利编号CN103795409A	2020-05-11	807
锁相环-专利编号CN101882928A	2020-05-13	485
锁相环-专利编号CN1679238A	2020-05-11	883
锁相环-专利编号CN101882928B	2020-05-13	103

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