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网同步可集成从时钟锁相环

阅读：896发布：2021-02-28

IPRDB可以提供网同步可集成从时钟锁相环专利检索，专利查询，专利分析的服务。并且本发明涉及一种用于SDH传送网各级同步单元、CDMA基站时间频率同步设备、数字同步网及程控交换机各级从时钟中的网同步可集成从时钟锁相环。该从时钟锁相环为由一个松耦合全数字锁相环和一个窄带模拟锁相环交叉连接组成的双环从时钟锁相环，输入基准信号加到全数字锁相环的输入端，全数字锁相环的输出信号用作模拟锁相环输入，模拟锁相环输出作为从时钟锁相环的输出，两个锁相环共用一个高稳恒温压控晶体振荡器VCXO，全数字锁相环用模拟锁相环中的高稳恒温压控晶体振荡器VCXO作频率源分别加到脉冲加减电路、K计数电路和数据采集处理电路作内部时钟。，下面是网同步可集成从时钟锁相环专利的具体信息内容。

权利要求

1、一种网同步可集成从时钟锁相环，其特征在于：该从时钟锁相环为由一个松耦合全数字锁相环和一个窄带模拟锁相环交叉连接组成的双环从时钟锁相环，输入基准信号加到全数字锁相环的输入端，全数字锁相环的输出信号用作模拟锁相环输入，模拟锁相环输出作为从时钟锁相环的输出，两个锁相环共用一个高稳恒温压控晶体振荡器VCXO，全数字锁相环用模拟锁相环中的高稳恒温压控晶体振荡器VCXO作频率源分别加到脉冲加减电路、K 计数电路和数据采集处理电路作内部时钟。

2、根据权利要求1所述的从时钟锁相环，其特征在于：所述的松耦合全数字锁相环由脉冲鉴相器(1)、数据采集处理电路、逻辑控制电路、K计数器、脉冲加减电路ID、÷N分频器和高稳恒温压控晶体振荡器VCXO组成，脉冲鉴相器(1)比较输入基准信号与全数字锁相环输出信号的相位，输出脉冲宽度正比于两信号相位差的误差脉冲，误差脉冲经数据采集处理电路后产生控制信号控制K计数器计数，K计数器将两信号相位差转换成加脉冲或减脉冲输出，并经脉冲加减电路ID在高稳恒温压控晶体振荡器VCXO输出的序列脉冲中加入或扣除脉冲，调整松耦合全数字锁相环输出频率，使全数字锁相环快速捕获锁定。

3、根据权利要求1所述的从时钟锁相环，其特征在于：所述的窄带模拟锁相环由脉冲鉴相器(2)，环路滤波器，与全数字锁相环共用的高稳恒温压控晶体振荡器VCXO和÷2N分频器组成，脉冲鉴相器(2)比较全数字锁相环输出信号和模拟锁相环输出信号的相位，经环路滤波器输出正比于两信号相位差的模拟直流电压，控制高稳恒温压控晶体振荡器VCXO的输出频率。

4、根据权利要求1所述的从时钟锁相环，其特征在于：所述的数据采集处理电路由数据采集电路、波形恢复电路、常数发生器、总线开关和比较器五部分构成，数据采集电路将脉冲鉴相器(1)输出的误差脉冲信号转换成数据并进行滤除干扰处理，常数发生器产生常数数据，总线开关受逻辑控制电路控制，用于选通采样数据或常数数据，波形恢复电路则将总线开关选通的数据恢复为脉冲控制信号，比较器比较采样数据和常数数据产生跟踪和快捕指示信号。

5、根据权利要求2所述的从时钟锁相环，其特征在于：逻辑控制电路由频率监测电路和控制电路构成，频率监测电路的两输入加输入基准信号和从时钟的输出信号，监视两信号的有无，逻辑控制电路则根据频率监测电路的输出和强制信号产生控制信号和各种状态指示信号。

说明书全文

技术领域

本发明涉及一种用于SDH传送网各级同步单元、CDMA基站时间频率同步设备、数字同步网及程控交换机各级从时钟中的网同步可集成从时钟锁相环。

背景技术

数字通信网网同步指为了保证数字通信网正常工作，要求网内所有节点的时钟频率和相位严格控制在一定的容差范围内。在各种数字通信网中，用于实现网同步的设备称为网同步时钟，简称“时钟”。
网同步技术是数字通信网的关键技术之一，分为准同步法和同步法两大类。准同步技术常用于国际间链路，各节点独立设置基准时钟(铯原子钟)，其频率精确度保持在10-11极窄的频率容差之内。各国国内的数字通信网普遍采用主从同步方式，网内节点时钟分级，设置高稳定度和高准确时钟 (铯原子钟或GPS时钟)为基准主时钟(最高级时钟或一级时钟)，网内其他节点时钟称为从时钟，用从时钟锁相环技术与基准主时钟(或上一级时钟)频率同步，使全网时钟工作在同一频率上。
从时钟锁相环技术是网同步技术的核心技术。广泛应用在数字同步网及程控交换机各级从时钟、SDH系统设备各级同步单元、CDMA移动通信网基站时间频率同步设备等各类网同步设备中。
(一)、从时钟锁相环特点
由于网同步的特殊要求，从时钟锁相环是一种特殊的锁相环路，除满足 ITU-T相关建议和国标规定的高性能技术要求外，具有以下显著特点：
1、环路带宽极窄：为了滤除基准输入信号经网络传输产生的定时抖动，环路带要求小于10Hz；
2、松耦合：从时钟要求具有跟踪、保持和自由振荡三种工作状态。保持状态指输入基准信号丢失，从时钟输出频率仍保持基准丢失前的频率值。保持要求从时钟锁相环路输出与输入基准间采用松耦合。
3、具有智能控制能力：数据采集和处理、工作状态判决、转换、指示、故障诊断、告警等，要求环路自动完成。
因此，从时钟锁相环是一种特殊的高性能、窄带、松耦合智能锁相环。
目前，国内外普遍采用图1所示的从时钟锁相环技术方案。这种从时钟锁相环实质上是一个模拟锁相环，为便于与本发明技术方案区分，称它为单环时钟锁相环。它是在由脉冲鉴相器、积分低通滤波器、VCXO(高稳恒温压控晶体振荡器)和÷2N分频器组成的模拟锁相环的基础上，加入由频率检测电路、A/D转换器、微处理器和D/A转换器组成的数字处理和控制电路组成。数字处理和控制电路完成窄带滤波、松耦合和智能控制功能。
单环时钟锁相环工作原理简述如下：
1、输入基准信号ui(t)和本地振荡信号uo(t)在脉冲鉴相器中鉴相，经积分低通滤波器输出直流误差电压送A/D转换器。A/D转换器将直流误差电压转换成反映两信号相位误差的数据信号；
2、A/D转换器输出的数据信号在微处理器中经数据采集、求和平均、数字滤波运算后存储，并每隔一定时间T(数字滤波器时间常数)将存储数据送D/A转换器；
3、D/A转换器将输入数据信号转换成模拟直流电压，控制VCXO频率。环路锁定后，环路输出频率fo与基准输入频率fi同步，即fo＝fi；
4、当微处理器经频率监测电路检测到输入基准信号丢失时，立即指令向D/A转换器送输入基准信号丢失前存储的数据，保持D/A转换器输出直流电压不变，进而保持环路输出频率仍为输入基准信号丢失前的频率值，实现环路松耦合保持功能；
5、在环路捕获和跟踪时，微处理器对采集的数据样值和检测到的信号 (频率信号，强制信号等)依状态判据进行实时处理，实现环路参数转换、工作状态转换、状态指示、故障检测、告警等功能。
单环时钟锁相环存在以下缺点：
(1)技术复杂：不仅包括复杂的硬件系统，而且需要复杂的系统软件支持；
(2)不便于集成：在系统硬件方面，由于D/A转换器、微处理器、D/A 转换器是环路的重要组成部分，不仅使硬件组成复杂，而且含有大量的模拟电路，不便于系统集成；
(3)通用性差：系统软件是环路不可缺少的组成部分，由于状态判据建立在对前后两次存储的数据进行实时比较的基础上，环路还需变参量操作 (要求环路设置窄带和宽带两种参量分别用于跟踪状态工作和捕获状态工作)，不仅使系统软件复杂，而且各级时钟系统不能通用；
(4)不易保证高性能：D/A转换器输出到VCXO的控制电压不是连续变化，而是阶梯跳变，使得环路跟踪时不能保证环路输出频率准确等于输入基准频率，而是在输入基准频率附近的两个频率量化级不断阶跃跳变，产生输出相位不稳定并影响网同步的稳定性。此外，由于受D/A转换器和A/D转换器位数以及微处理器内部资源限制不易获得高精度保持性能；
(5)要求高水平技术人员支持：无论开发研制还是批量生产，都需要既有硬件设计能力，又熟悉软件编程的高水平技术人员支持

发明内容

本发明的目的在于提供一种网同步可集成从时钟锁相环，以降低从时钟锁相环的技术复杂程度，减少设备体积，降低成本，便于生产。
为实现上述发明目的，本发明的技术方案在于采用了一种网同步可集成从时钟锁相环，该从时钟锁相环为由一个松耦合全数字锁相环和一个窄带模拟锁相环交叉连接组成的双环从时钟锁相环，输入基准信号加到全数字锁相环的输入端，全数字锁相环的输出信号用作模拟锁相环输入，模拟锁相环输出作为从时钟锁相环的输出，两个锁相环共用一个高稳恒温压控晶体振荡器 VCXO，全数字锁相环用模拟锁相环中的高稳恒温压控晶体振荡器VCXO作频率源分别加到脉冲加减电路、K计数电路和数据采集处理电路作内部时钟。
所述的松耦合全数字锁相环由脉冲鉴相器(1)、数据采集处理电路、逻辑控制电路、K计数器、脉冲加减电路ID、÷N分频器和高稳恒温压控晶体振荡器VCXO组成，脉冲鉴相器(1)比较输入基准信号与全数字锁相环输出信号的相位，输出脉冲宽度正比于两信号相位差的误差脉冲，误差脉冲经数据采集处理电路后产生控制信号控制K计数器计数，K计数器将两信号相位差转换成加脉冲或减脉冲输出，并经脉冲加减电路ID在高稳恒温压控晶体振荡器VCXO输出的序列脉冲中加入或扣除脉冲，调整松耦合全数字锁相环输出频率，使全数字锁相环快速捕获锁定。
所述的窄带模拟锁相环由脉冲鉴相器(2)，环路滤波器，与全数字锁相环共用的高稳恒温压控晶体振荡器VCXO和÷2N分频器组成，脉冲鉴相器(2)比较全数字锁相环输出信号和模拟锁相环输出信号的相位，经环路滤波器输出正比于两信号相位差的模拟直流电压，控制高稳恒温压控晶体振荡器VCXO的输出频率。
所述的数据采集处理电路由数据采集电路、波形恢复电路、常数发生器、总线开关和比较器五部分构成，数据采集电路将脉冲鉴相器(1)输出的误差脉冲信号转换成数据并进行滤除干扰处理，常数发生器产生常数数据，总线开关受逻辑控制电路控制，用于选通采样数据或常数数据，波形恢复电路则将总线开关选通的数据恢复为脉冲控制信号，比较器比较采样数据和常数数据产生跟踪和快捕指示信号。
所述逻辑控制电路由频率监测电路和控制电路构成，频率监测电路的两输入加输入基准信号和从时钟的输出信号，监视两信号的有无，逻辑控制电路则根据频率监测电路的输出和强制信号产生控制信号和各种状态指示信号。
本发明采用全新的双环时钟锁相环结构：将从时钟锁相环的窄带、松耦合和智能控制功能分开由两个锁相环完成。松耦合全数字锁相环完成松耦合和智能控制功能，窄带模拟锁相环完成窄带滤波功能，使时钟性能得以全面提高；两个锁相环交叉连接且共用同一VCXO，具有无论初始状态如何稳态时数字锁相环稳态相差恒等于0重要特点，使得状态判定和保持实现机制大大简化。本发明采用独特的数据采集处理电路：独特设计的全数字数据采集处理电路和简单的功能控制电路结合，可实现松耦合保持和智能控制功能。不用A/D转换器、D/A转换器、微处理器和相应复杂软件，不含模拟电路，全部采用数字电路，使系统全集成成为可能。本发明除VCXO和环路滤波器几个阻容元件外全部电路可集成在一片芯片中，将十分复杂、高技术要求的时钟锁相环系统技术简化成十分简单的器件应用问题。使系统简化、成本降低、体积减小，且便于新产品开发和生产。

附图说明

图1为现有的从时钟锁相环技术方案框图；
图2为本发明的网同步可集成从时钟锁相环框图；
图3为本发明的网同步可集成从时钟锁相环芯片clk-pll(用于程控交换机二、三级时钟)应用电路图；
图4为图3Clk-pll芯片功能模块电路；
图5为数据采集处理电路图。

具体实施方式

本发明从时钟锁相环由一个松耦合全数字锁相环和一个窄带模拟锁相环交叉连接(不是简单串连)组成，称为双环时钟锁相环。总体框图如图2所示；输入基准信号ui(t)加到全数字锁相环输入端，全数字锁相环输出信号u o1(t)用作模拟锁相环输入，模拟锁相环输出信号uo2(t)作为时钟锁相环输出；两个环路共用一个VCXO，全数字锁相环用模拟锁相环VCXO作频率源，分别加到ID电路、K计数器和数据采用处理电路作内部时钟。其特点是：
1、将从时钟锁相环的窄带滤波、松耦合和智能控制功能分开由两个锁相环完成。松耦合全数字锁相环快速捕获、跟踪输入基准频率并完成松耦合和智能控制功能，窄带模拟锁相环完成窄带滤波、抑制输入抖动功能。使得性能全面提高。
2、全数字锁相环用模拟锁相环VCXO作频率源，将全数字锁相环的DCO (数控振荡器)变成VDCO(压控数控振荡器)，全数字锁相环输出频率和相位不仅受数字锁相环控制，而且受模拟锁相环控制，具有无论初始状态如何，稳态时(模拟和数字环路均锁定时)数字锁相环稳态相差恒等于0重要特点，使得状态判定和保持实现机制大大简化，集成化成为可能。
双环时钟锁相环工作原理简述如下：
1、脉冲鉴相器(1)、K计数器、ID电路(加减电路)、÷N分频器和 VCXO组成一阶全数字锁相环，其中K计数器、ID电路和VCXO构成VDCO。脉冲鉴相器(1)比较输入基准信号ui(t)与数字锁相本地信号uo1(t)的相位，输出脉冲宽度正比于两信号相位差的误差脉冲信号控制K计数器计数，K 计数器将两信号相位差转化成加脉冲或减脉冲输出，经ID电路在VCXO输出的序列脉冲中加入或扣除脉冲，调整数字环路输出频率，使数字环路快速捕获入锁。环路锁定后，其输出频率fo1等于输入基准频率fi，稳态相差θe∞正比于初始频差Δfo(Δfo＝fi-fv)。
2、脉冲鉴相器(2)、环路滤波器、VCXO和÷2N分频器组成一个2阶窄带模拟锁相环，数字锁相环输出信号μo1(t)用作窄带模拟锁相环输入信号。脉冲鉴相器(2)比较输入信号μo1(t)和窄带模拟锁相环本地信号μo2(t) 的相位，经环路滤波器输出正比于两信号相位差的模拟直流电压，控制 VCXO的频率。环路锁定后，窄带模拟锁相环输出频率fo2跟踪数字锁相环输出频率fo1，亦即跟踪输入基准频率fi，达到fo2＝fv＝fo1＝fi，并用窄带模拟锁相环的窄带特性滤除其输入信号抖动。
3、由于两个环路共用同一VCXO，随着窄带模拟锁相环在捕获过程中不断调整VCXO的频率，使数字锁相环的固有频差Δωo不断减小，进而使数字锁相环稳态相差θe∞不断减小。窄带模拟锁相环一旦入锁，由于fv＝fi，则得Δ ωo＝0、θe∞＝0。表示数字锁相环稳态相差等于零时，从时钟锁相环进入跟踪工作状态。在跟踪工作状态，脉冲鉴相器(1)输出占空比为50％脉冲信号，数字锁相环输出信号不仅与输入基准信号同频率而且同相位。
4、松耦合和智能控制功能由全数字锁相环中插入数据采集处理电路和控制电路完成。数据采集处理电路具有数据采集和波形恢复功能。数据采集电路将脉冲鉴相器(1)输出的误差脉冲信号转换成数据并进行滤除干扰处理。波形恢复电路则将处理后的数据恢复为与误差脉冲信号相同的脉冲信号。从时钟锁相环锁定时(两环路均锁定时)，由于数字锁相环稳态相差恒等于零，采集数据为一常数。当输入基准信号丢失时，控制波形恢复部分仍输出由该常数值决定的脉冲信号，则保持数字锁相环输出频率不变，进而保持窄带模拟锁相环输出频率不变，实现松耦合保持功能。控制电路依据采样数据是否等于该常数值建立的工作状态判据，判决、控制和指示时钟工作状态。
图3示出集成双环时钟锁相环芯片clk-pll(用于程控交换机二、三级时钟)应用电路图。clk-pll外接VCXO(中心频率16.384MHZ)和一个RC积分环路滤波器(由R1，C1组成)。VCXO输出与16m和Ioc-16m输入端连接。pd2 -out输出端接环路滤波器输入端，环路滤波器输出端接VCXO控制端。fa和fb 输入端相接用作环路输入，环路输入基准频率8KHz。环路输出8KHz和 2048KHz分别由a8k和2m输出端输出。数字锁相环工作频率2KHz，模拟锁相环工作频率8KHz。Clk-pll其余输入输出端口为：
mp1、mp2：强制自由振荡和强制保持控制输入端。外接强制开关S1、 S2。
mfb、mfo：输出端，外接状态指示灯，低电平灯亮分别指示环路输入输出信号正常；
hold：输出端，外接保持指示灯，低电平灯亮指示环路工作在保持工作状态；
free：输出端，外接自由振荡指示灯，低电平灯亮指示工作在自由振荡工作状态；
alarm：输出端，外接告警指示灯，低电平灯亮指示环路故障告警或失锁告警；
r-cat：输出端，外接快捕指示灯，低电平灯亮指示环路工作在捕获工作状态；
track：输出端，外接跟踪指示灯，低电平灯亮指示环路工作在跟踪状态；
wout：波形恢复输出端，用于调试；
pd1-out：数字锁相环鉴相器输出端，用于调试；
d8k：数字锁相环输出端，用于调试；
此外还有VCC：供电端(+5V)和GND：接地端以及外接电源滤波旁路电容。
图4所示Clk-pll芯片电路由以下功能模块组成：DV4(参考分频器)、 ECPD-1(数字锁相环鉴相器)、K10(K计数器)、D-ID(加减电路)、DV -4096(数字环内分频器)、S-DSP(数据采集处理电路)、contr(逻辑控制电路)、ECPD-2(模拟锁相环鉴相器)、n-2048(模拟环内分频器)。其中 DV4、ECPD-1、K10、D-ID、DV-4096、D-DSP、contr和外接VCXO组成松耦合智能数字锁相环；ECPD-2、n-2048、外接VCXO和环路滤波器组成窄带模拟锁相环。有6个输入引脚(fa，fb，mp1，mp2，Ioc-16m，16m)和13个输出引脚 (mfb，mfo，hold，free，alarm，r-cat，track，wout，pd1-out，pd2-out，d8k，a8k，2m)。此外还有供电电源引脚和接地引脚。各功能模块电路简介如下：
1.K10-K计数器
K计数器用于把ECPD-1输出的误差脉冲变换成加脉冲或减脉冲。K计数器为加/减计数器，由加/减使能端d/upn控制。K值标识计数器最大计数位宽，确定计数器最大计数值。控制脉冲加到加/减使能端d/upn，VCXO信号由 Ioc-16m输入引脚接到K时钟kclk端。d/upn＝1(对应控制脉冲高电平)对K时钟进行加计数，计数达到最大值时，addpls端输出一个脉宽等于kclk周期的加脉冲；d/upn＝0(对应控制脉冲低电平)进行减计数，计数到0时subpls端输出一个脉宽等于kclk周期的减脉冲。
2、d-id-I/D电路
I/D电路用于控制频率，有三个输入端：idclk(ID时钟)接VCXO信号(由 16m输入引脚接入)、addpls(加脉冲)接K计数器addpls输出端、subpls (减脉冲)接K计数器subpls输出端；一个输出端idout。当没有“加脉冲”和 “减脉冲”时，输出端idout的输出是idclk的二分频；当addpls上出现一个加脉冲时，在idout的输出脉冲序列之中插入一个脉冲；当subpls端出现减脉冲时，从idout的输出脉冲序列中扣除一个脉冲。输入端不断出现的“加脉冲” 和“减脉冲”控制idout输出脉冲序列不断插入和扣除脉冲达到数控频率的目的。
3、epcd-1/epcd-2-ECPD鉴相器
ECPD边沿鉴相器是脉冲鉴相器的一种，用于相位比较。有两个输入端 phase-a和phase-b，一个输出端pd-out。脉冲下降沿有效，phase-a输入端脉冲下降沿使pd-out变为高电平，phase-b输入端脉冲下降沿使pd-out变为低电平。 phase-a接环路输入外标信号，phase-b接本地信号，鉴相器输出脉宽正比两信号相位差的脉冲信号。如果两输入信号为零相差(实际相差为π/2)，输出信号的占空比为50％；如果本地信号相位滞后于外标信号，输出信号的占空比大于50％；如果本地信号相位滞后于外标信号，输出信号的占空比小 50％。
4、S-dsp-数据采集处理电路
数据采集处理电路完成数据采集、总线选择、数据比较和波形恢复等功能。四个输入端：pd1-out与ECPD-1输出pd1-out连接，内部时钟spclk接 VCXO信号，由Ioc-16m输入引脚接入。sel端与控制电路输出端sel相连，gatel 连接DV-4096分频器输出端q11。三个输出端：波形恢复输出wout(接芯片输出引脚wout)，跟踪状态输出track输出端(接芯片输出引脚track)，捕获状态输出r-cat(接芯片输出引脚r-cat)。数据采集功能是将鉴相器输出的脉冲信号变成数据，波形恢复功能是将数据变成脉冲信号。采样数据一方面送波形恢复电路，波形恢复电路根据输入数据，产生相应宽度的脉冲信号经wout 输出。采集的数据同时送比较器与常数数据比较：相等时比较器输出低电平，指示环路进入锁定状态，不相等时比较器输出高电平，指示环路处于捕获状态。总线选择控制信号sel用于总线切换；sel低电平时用于跟踪和捕获，数据采集电路数据总线与波形恢复电路数据总线连接；保持时总线选择器控制端处于高电平，数据采集电路数据总线与常数发生器总线接通，常数发生器产生的常数数据送波形恢复电路，波形恢复电路输出wout输出由常数数据决定的脉冲波形。
5、contr-逻辑控制电路
逻辑控制电路由频率监测电路和控制电路组成。频率监测电路用于监测输入基准信号(fb端接入)和环路输出信号(fo端接入)的有无，控制电路则根据频率监测电路输出和强制信号mp1、mp2及r-cat产生控制信号sel和各种状态指示信号(低电平)：mfb(输入正常)、mfo(输入正常)、hold(保持状态)、free(自由振荡状态)、alam(失锁或故障告警)。
6、DV4-参考分频器：
用于将输入基准信号分频成2KHZ输入基准信号。分频器输入端接输入基准信号，输出与ECPD-1的phase-a端相接。
7、DV-4096-数字锁相环环内分频器：
分频器输入端接ID电路输出端。输出分两路：一路q11送ECPD-1的 phase-b端作数字锁相环本地信号；另一路q9送ECPD-phase2端作模拟锁相环输入信号，并与芯片输出引脚d8k连接用作数字锁相环输出监测。
8、N-2048-模拟锁相环环内分频器：
分频器输入端接VCXO信号，由Ioc-16m输入引脚接入。输出分两路：一路q10送ECPD-2的phase-b端作模拟锁相环本地信号，并与芯片输出引脚 a8k连接用作模拟锁相环一路输出；另一路q2与芯片输出引脚2m连接用作模拟锁相环另一路输出。
图5所示的数据采集处理电路，由数据采集电路、常数发生器、总线选择器、比较器和波形恢复电路五部分组成。数据采集电路将鉴相器输出的脉冲信号变成数据，经8次求和平均和总线选择器将数据送波形恢复电路，在波形恢复电路输出端恢复出与鉴相器输出脉宽相同的脉冲信号。采集的数据同时送比较器与常数发生器产生的常数数据比较：相等时比较器输出低电平，指示环路进入锁定状态，不相等时比较器输出高电平，指示环路处于捕获状态。总线选择器控制信号用于总线切换：跟踪时总线选择器控制端处于低电平，输出总线与数据总线接通；保持时总线选择器控制端处于高电平，输出总线与常数发生器总线接通，常数发生器产生的常数数据送波形恢复电路，波形恢复电路输出输出脉宽由常数数据决定。常数发生器产生的常数数据等于跟踪时的采样数据。

标题	发布/更新时间	阅读量
锁相环-专利编号CN103718464A	2020-05-12	256
锁相环路-专利编号CN108988852A	2020-05-11	526
锁相环-专利编号CN101849359B	2020-05-12	96
锁相环-专利编号CN103297041A	2020-05-12	446
锁相环-专利编号CN101849359A	2020-05-13	932
锁相环-专利编号CN103718464B	2020-05-11	463
锁相环-专利编号CN103795409A	2020-05-11	808
锁相环-专利编号CN101882928A	2020-05-13	486
锁相环-专利编号CN1679238A	2020-05-11	883
锁相环-专利编号CN101882928B	2020-05-13	103

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