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用于生成时钟信号的电路和方法

阅读：1055发布：2020-08-06

IPRDB可以提供用于生成时钟信号的电路和方法专利检索，专利查询，专利分析的服务。并且用于为采样装置(31)生成时钟采样信号(CLK)的电路(30)，该电路包括：时钟发生器(1、40、50、60)，用于生成多个时钟信号(21-24、51-55、61-64)；关联装置(L)，用于使数字信号(DS)的特征信号部分(LE)同所述多个时钟信号(21、22、23、24、51-55、61-64)相关联；以及选择装置(MX)，用于基于关联装置(L)所做的关联为采样装置(31)选择时钟信号(21、22、23、24、51-55、61-64)中的一个作为时钟采样信号(CLK)。时钟信号(21-24、51-55、61-64)具有相同的循环周期(T)并且彼此具有相移。采样装置(31)随后用时钟采样信号(CLK)来采样数字信号(DS)。，下面是用于生成时钟信号的电路和方法专利的具体信息内容。

权利要求

1.一种用于为采样装置(31)生成时钟采样信号(CLK)的电路(30)，该电路包括：

-时钟发生器(1、40、50、60)，用于生成多个时钟信号(21-24、51-55、61-64)，每个时钟信号具有相同的循环周期(T)并且彼此具有相移；

-关联装置(L)，用于使数字信号(DS)的特征信号部分(LE)同所述多个时钟信号(21、

22、23、24、51-55、61-64)相关联，所述关联装置(L)由锁存电路、寄存器或者存储器电路构成；以及

-选择装置(MX)，用于基于关联装置(L)所做的关联为采样装置(31)选择所述时钟信号(21、22、23、24、51-55、61-64)中的一个作为时钟采样信号(CLK)以采样数字信号(DS)，所述选择装置(MX)由多路复用器构成，其中，所述时钟发生器(40、50)包括提供基准时钟信号的振荡器(41、OS)，和用于基于所述基准时钟信号生成所述多个时钟信号(21-24、51-55)的信号处理装置(42-44、

56-59)，以及

其中，所述关联装置(L)具有多个地址输入端(LA1、LA2)，所述关联装置(L)的所述多个地址输入端(LA1、LA2)的状态取决于所述多个时钟信号(21-24、51-55、61-64)中的连接至所述多个地址输入端(LA1、LA2)的时钟信号(21、22)在给定时间点的值，所述给定时间点是所述关联装置(L)检测到所述数字信号(DS)的特征信号部分(LE)的时间点，所述选择装置(MX)基于所述关联装置(L)的多个地址输入端(LA1、LA2)在所述给定时间点的状态，选择所述多个时钟信号(21-24、51-55、61-64)中的一个作为时钟采样信号(CLK)以采样数字信号(DS)。

2.根据权利要求1的电路，其中所述数字信号(DS)的所述特征信号部分是所述数字信号(DS)的上升沿(LE)、下降沿、最小值或最大值中的一个。

3.根据权利要求1的电路，其中每个所述时钟信号(21-24、51-55、61-64)都具有特征部分，并且所述关联装置(L)确定至少一个所述特征部分与所述数字信号(DS)的特征信号部分之间的时间差或者相位差。

4.根据权利要求3的电路，其中所述特征部分是所述时钟信号(21-24、51-55、61-64)中相应的一个的上升沿或下降沿。

5.根据权利要求3的电路，其中所述选择装置(MX)从所述多个时钟信号中选择带有由所述关联装置(L)确定的最小的时间差或相位差的时钟信号(21-24、51-55、61-64)作为所述时钟采样信号(CLK)。

6.根据权利要求1的电路，其中所述时钟发生器包括带有至少一个时延装置(2、3、

66-69)的环形振荡器(1、60)。

7.一种用于在根据权利要求1的电路中从多个时钟信号(21-24、51-55、61-64)中选择时钟采样信号(CLK)的方法，该方法包括如下步骤：-生成多个时钟信号(21-24、51-55、61-64)，每个时钟信号具有相同的循环周期(T)并且彼此具有相移；

-使数字信号(DS)的特征信号部分同所述时钟信号(21-24、51-55、61-64)相关联；以及

-基于所述关联为采样装置(31)从所述多个时钟信号(21-24、51-55、61-64)中选择一个时钟采样信号(CLK)以采样数字信号(DS)，其中，生成多个时钟信号(21-24、51-55、61-64)包括提供基准时钟信号的步骤，和基于所述基准时钟信号生成所述多个时钟信号(21-24、51-55、61-64)的步骤，其中，所述关联装置(L)具有多个地址输入端(LA1、LA2)，所述关联装置(L)的所述多个地址输入端(LA1、LA2)的状态取决于所述多个时钟信号(21-24、51-55、61-64)中的连接至所述多个地址输入端(LA1、LA2)的时钟信号(21、22)在给定时间点的值，所述给定时间点是所述关联装置(L)检测到所述数字信号(DS)的特征信号部分(LE)的时间点，所述选择装置(MX)基于所述关联装置(L)的多个地址输入端(LA1、LA2)在所述给定时间点的状态，选择所述多个时钟信号(21-24、51-55、61-64)中的一个作为时钟采样信号(CLK)以采样数字信号(DS)。

8.根据权利要求7的方法，包括针对每个所述时钟信号(21-24、51-55、61-64)将所述特征信号部分(LE)与所述时钟信号(21-24、51-55、61-64)的时间差或相位差进行比较的步骤来作为所述的关联步骤，以及从所述多个时钟信号中选择带有所述时间差或相位差中的最小时间差或相位差的时钟信号(21-24、51-55、61-64)作为所述时钟采样信号(CLK)的步骤来作为所述选择步骤。

9.一种用于在根据权利要求1的电路中从多个时钟信号中选择时钟信号的方法，该方法包括如下步骤：

-生成多个时钟信号(21-24、51-55、61-64)；时钟信号(21-24、51-55、61-64)中的每一个都具有相同的循环周期(T)、彼此具有相移并且具有上升沿和下降沿；以及-从所述多个时钟信号(21-24、51-55、61-64)中选择其上升沿或下降沿紧随数字信号(DS)的特征信号部分(LE)的时钟信号来作为时钟采样信号(CLK)，该时钟采样信号(CLK)用于采样装置(31)对数字信号(DS)进行采样，其中，生成多个时钟信号(21-24、51-55、61-64)包括提供基准时钟信号的步骤，和基于所述基准时钟信号生成所述多个时钟信号(21-24、51-55、61-64)的步骤，其中，所述关联装置(L)具有多个地址输入端(LA1、LA2)，所述关联装置(L)的所述多个地址输入端(LA1、LA2)的状态取决于所述多个时钟信号(21-24、51-55、61-64)中的连接至所述多个地址输入端(LA1、LA2)的时钟信号(21、22)在给定时间点的值，所述给定时间点是所述关联装置(L)检测到所述数字信号(DS)的特征信号部分(LE)的时间点，所述选择装置(MX)基于所述关联装置(L)的多个地址输入端(LA1、LA2)在所述给定时间点的状态，选择所述多个时钟信号(21-24、51-55、61-64)中的一个作为时钟采样信号(CLK)以采样数字信号(DS)。

说明书全文

用于生成时钟信号的电路和方法

技术领域

[0001] 本发明涉及用于为采样装置生成时钟信号的电路，该电路包括时钟发生器，该时钟发生器用于生成多个具有相同循环周期并且彼此具有相移的时钟信号。本发明还涉及生成时钟信号的相关方法。

背景技术

[0002] 当在发送器和接收器之间传输数据时，一般会出现接收器的内部时钟必须与发送器的内部时钟进行同步以提供令人满意的数据传输的问题。否则，所传输的数据会被接收器的采样装置在不佳的时间点采样，从而导致传输错误。应当注意，该问题会在任何具有独立内部时钟的发送器/接收器组合中出现，无论传输信道的物理性质如何。这意味着该问题会同样地出现在通过使用声音、光、无线电波和任意其它介质进行的数据传输中。

[0003] 为了提供令人满意的同步和数据传输，数字输入信号被采样装置以显著高于该数字信号频率的采样频率进行采样。于是，接收器包括时钟生成装置，其生成具有适当频率的时钟信号。然而，生成具有较高频率的时钟信号会导致较高的功耗。

[0004] 在现有技术中已经发现数种方法可以提供具有这种高频的时钟信号。其中一个例子是石英晶体振荡器。另一个例子是美国专利6,388,492B2，其公开了一种时钟生成电路，该电路包括用于生成具有预定频率的多相时钟的多相时钟生成电路、用于通过使用多相时钟中的至少一部分来生成多个不重叠脉冲的脉冲生成电路、以及用于获得多个不重叠脉冲的“或”运算结果的电路，从而生成与多相时钟的频率不具有简单整体多重比关系的时钟，或者具有更高的频率而不导致功耗增大和芯片面积变大的时钟。这样，可以生成具有与多相时钟的不同的频率的时钟。

发明内容

[0005] 本发明的目的是提供用于生成时钟信号的电路和方法，该电路和方法需要更少的能量并且保持数字信号的适当同步。

[0006] 根据本发明，上述目的通过用于为采样装置生成时钟信号的电路实现，该电路包括：时钟发生器，用于生成多个时钟信号，每个时钟信号具有相同的循环周期并且彼此具有相移；关联装置，用于使数字信号的特征信号部分同多个时钟信号相关联；以及选择装置，用于基于关联装置所做的关联为采样装置选择一个时钟信号作为时钟采样信号以采样数字信号。时钟发生器用于生成多个时钟信号，每个时钟信号具有相同的循环周期但彼此具有相移。每个时钟信号优选地相对其在前时钟信号和在后时钟信号具有相同的相移。例如，如果使用8个时钟信号，则每个时钟信号比其在前时钟信号滞后45°。这些时钟信号中的一个被选为时钟采样信号，即作为为采样装置提供时钟的时钟信号。为了从多个时钟信号中选择适当的时钟采样信号，通过关联装置将多个时钟信号与数字信号相关联。具体来说，多个时钟信号同数字信号的特征信号部分相关联。数字信号的特征信号部分可以特定地是数字信号的上升沿或下降沿。特征信号部分也可以是数字信号的最小值或最大值。

[0007] 根据本发明的电路的一个优点在于，可以通过为具有较低频率的采样装置使用一个时钟信号来获得较高的同步精度(即具有很小的时间或相位误差)。于是，功耗由于低频而相对较低，这在接收装置必须应对有限电源时特别有利。示例如智能卡和RFID装置。特别是在使用无源装置(没有自带电池)时，应答器的无线电范围是功耗的函数，即，功耗越低则无线电范围越大，这明显是应答器的基本特征。于是，本发明对于无源应答器特别有利。

[0008] 通常，时钟信号是脉冲信号并且具有诸如上升沿或下降沿的特征部分。这样，关联装置可以被构造为通过确定多个时钟信号的特征部分与数字信号的特征信号部分之间的时间差或者相位差来执行关联。在根据本发明的电路的一个优选版本中，在其特征部分与数字信号的特征信号部分之间具有最小时间差或者相位差的时钟信号被选作时钟采样信号。

[0009] 时钟发生器可以包括生成基准时钟信号的振荡器，和用于基于基准时钟信号生成多个时钟信号的信号处理装置。基准时钟信号可以用作多个时钟信号中的一个。信号处理装置可以被构造为通过对基准时钟信号进行适当时延来生成其余的时钟信号。因此，不必通过首先生成循环周期比时钟信号的小的基准时钟信号、然后使用分频器来生成各个时钟信号。这使得降低电路功耗成为可能，因为可以避免生成具有相对小的循环周期(或相对高的频率)的时钟信号。

[0010] 在根据本发明的电路的另一个有限版本中，时钟发生器包括一个环形振荡器和至少一个时延装置。在这里，需要在振荡器的反馈回路中提供的总共180°的相移被有利地分割成子偏移，从而提供相移信号。

[0011] 根据本发明，该目的还通过从多个时钟信号中选择时钟信号的方法来实现，该方法包括如下步骤：生成多个时钟信号，每个时钟信号具有相同的循环周期并且彼此具有相移；使数字信号的特征信号部分同时钟信号相关联；以及基于所述关联从多个时钟信号中为采样装置选择一个时钟采样信号以采样数字信号。数字信号被采样装置采样。为了使得被采样的数字信号同步，采样装置必须由选自多个时钟信号的适当的时钟采样信号来提供时钟。时钟信号具有相同的循环周期但是彼此具有相移。数字信号具有特征信号部分，例如上升沿或下降沿。当数字信号被采样装置接收到，数字信号的特征信号部分与多个时钟信号相关联。所述关联可以通过使数字信号的特征信号部分同时钟信号的特征部分相关联来实现。时钟信号的特征部分可以是各个时钟信号的上升沿或下降沿。然后基于所述关联来选择时钟采样信号。

[0012] 在根据本发明的方法的一个有限版本中，将数字信号的特征信号部分同时钟信号相关联的步骤是通过比较该特征信号部分与时钟信号的特征部分之间的时间差或相位差来进行的。从多个时钟信号中选择带有最小时间差或相位差的时钟信号作为采样时钟。

[0013] 根据本发明的方法可以用于使异步的数字信号与时钟采样信号同步。该方法提供了获得与使用带有较高频率的时钟采样信号时相同的时间分辨率的可能性。然而，由于时钟信号具有较小的频率，因此根据本发明的方法很容易导致节省能量。

[0014] 根据本发明，上述目的还通过从多个时钟信号中选择时钟信号的方法来实现，该方法包括如下步骤：生成多个时钟信号，每个时钟信号具有相同的循环周期但彼此具有相移并且具有上升沿和下降沿；以及从多个时钟信号中选择其上升沿或下降沿紧随着数字信号的特征信号部分的时钟信号来作为时钟采样信号，该时钟采样信号用于采样装置对数字信号进行采样。时钟采样信号用于同步采样装置。特别地，如果每个时钟信号相对其在前或在后时钟信号具有相同的相移，则在使用带有等于时钟信号频率乘以时钟信号数的频率的虚拟时钟采样信号时，所导致的同步误差会相等。由于时钟信号的频率小于虚拟频率，所以根据本发明的方法很容易导致节省能量。易于理解，该方法可以同样地应用于根据本发明的装置。

[0015] 本发明的上述及其它方面将会以后述的非限定性示例的方式显见并得以阐明。

附图说明

[0016] 在附图中，

[0017] 图1示出时钟发生器的第一实施例；

[0018] 图2示出通过图1的时钟发生器得到的时钟信号；

[0019] 图3是根据本发明的电路的实施例；以及

[0020] 图4至图6示出时钟发生器的其它实施例。

具体实施方式

[0021] 在图1中示出了具有环形振荡器1的形式的时钟发生器的第一实施例。环形振荡器1生成第一时钟信号21、第二时钟信号22、第三时钟信号23和第四时钟信号24。图2所示的四个时钟信号21-24是脉冲信号并且分别具有相同的循环周期T和相同的基准。环形振荡器1包括第一延迟元件2、第二延迟元件3、第一反相器4、第二反相器5和第三反相器6。第一时钟信号21出现在连接至第一延迟元件2的输入端的第一反相器4的输出端。第一延迟元件2使第一时钟信号21延迟固定的时间周期T/4，对应于90°的相移。第二时钟信号22出现在第一延迟元件2的输出端。连接至第一延迟元件2的下游的第二延迟元件
3使第二时钟信号22延迟固定的时间周期T/4，对应于另一个90°的相移。第二延迟元件
3的输出端连接至第一反相器4的输入端从而闭合了环形振荡器1的回路。

[0022] 第二反相器5连接在第一反相器4下游的输出端，并且通过使第一时钟信号21反相来生成第三时钟信号23。第三反相器6连接在第一延迟元件2下游的输出端，并且通过使第二时钟信号22反相来生成第四时钟信号24。

[0023] 尽管环形振荡器1显然需要电源来工作，但为了简明起见，在附图中并未示出提供适当供电电压的适当的供电电源。然而，环形振荡器1在高于特定的供电电压阈值时才开始自发振荡。

[0024] 图2示出四个时钟信号21-24。在t＝0时刻，第一时钟信号21的值从零变为对应于状态“1”的正电压值。第一时钟信号21的状态“1”持续至t＝T/2时刻，此时第一时钟信号21的状态变为“0”。这样，第一时钟信号21在t＝0时刻具有上升沿，在t＝T/2时刻具有下降沿。T是时钟信号21-24的循环周期。第二时钟信号22比第一时钟信号21滞后T/4。因此，第二时钟信号22在t＝0时具有状态“0”，在t＝T/4时状态变为“1”，而在t＝3T/4时回到状态“0”。这样，第二时钟信号22在t＝T/4时具有上升沿，在t＝3T/4时具有下降沿。第三时钟信号23比第二时钟信号22滞后T/4。因此，第三时钟信号
23在t＝T/2时刻状态变为“1”，在t＝T时刻返回状态“0”。这样，第三时钟信号23在t＝T/2时具有上升沿，在t＝T时刻具有下降沿。第四时钟信号24比第三时钟信号23滞后T/4。因此，第四时钟信号24在t＝0时刻具有状态“1”，在t＝T/4时刻状态变为“0”，并在t＝3T/4时刻变为“1”。这样，第四时钟信号24在t＝3T/4时刻具有上升沿，在t＝T/4时刻具有下降沿。于是，图1所示的环形振荡器1提供4个时钟信号21-24，每个时钟信号具有循环周期T(或1/T的频率)并相对彼此具有90°的相移(或T/4的时移)。

[0025] 图3示出电路30，其包括用作时钟发生器的如图1所示的环形振荡器1、以四个时钟信号21-24为输入信号的4转1多路复用器MX和锁存电路L。多路复用器MX具有第一地址输入端ADR1和第二地址输入端ADR2，其中每个都具有状态“0”或“1”。依照地址输入端ADR1和ADR2所处的状态，四个时钟信号21-24中的一个出现在多路复用器MX的输出端MXO。出现在多路复用器输出端MXO处的输出信号也是电路30的输出信号，该信号出现在这个电路30的输出端32上并且作为采样装置31的时钟采样信号CLK。

[0026] 时钟采样信号CLK被提供给采样装置31的时钟输入端33。采样装置31用于采样数字信号DS，数字信号DS被提供给采样装置31的输入端34。采样后的数字信号SDS出现在采样装置31的输出端35。

[0027] 锁存电路L具有时钟输入端LC，LC连接至电路30的输入端36。数字信号DS被提供给电路30的输入端36并且由此提供给锁存电路L的时钟输入端LC。锁存电路L包括连接至多路复用器MX的第一地址输入端ADR1的第一输出端L01，以及连接至多路复用器MX的第二地址输入端ADR2的第二输出端L02。每个锁存输出端L01和L02均具有状态“0”或“1”。

[0028] 多路复用器MX被构造为如下方式，其中当第一地址输入端ADR1具有状态“0”并且第二地址输入端ADR2具有状态“0”时，第一时钟信号21作为时钟采样信号CLK。当第一地址输入端ADR1具有状态“1”并且第二地址输入端ADR2具有状态“0”时，时钟采样信号CLK是第二时钟信号22。如果第一地址输入端ADR1具有状态“1”并且第二地址输入端ADR2具有状态“1”，则时钟采样信号CLK是第三时钟信号23。最后，如果第一地址输入端ADR1具有状态“0”并且第二地址输入端ADR2具有状态“1”，则时钟采样信号CLK是第四时钟信号24。

[0029] 锁存电路L具有第一地址输入端LA1和第二地址输入端LA2。锁存地址输入端LA1、LA2的状态取决于第一时钟信号21和第二时钟信号22在给定时间点的值。如果第一时钟信号21具有对应于逻辑值“0”的值，则第一锁存地址输入端LA1的状态为“0”，如果第一时钟信号21具有对应于逻辑值“1”的值，则第一锁存地址输入端LA1的状态为“1”。这同样适用于依赖第二时钟信号22的第二锁存地址输入端LA2。

[0030] 只要时钟输入端LC为“0”，锁存输出端L01、L02的状态就与锁存地址输入端LA1、LA2的状态一致。

[0031] 在此实施例中，锁存电路L还被构造来对提供至其时钟输入端33的信号的上升沿LE进行检测。由于数字信号DS被提供给锁存电路L的时钟输入端33，所以锁存电路L在进入的数字信号DS包括一个上升沿LE时即可检测到DS，即锁存电路L检测到接收的数字信号DS的第一个上升沿LE。锁存电路L还被构造为在其检测到数字信号DS的上升沿LE的时刻存储锁存输出端L01、L02的当前状态。从这个时间点开始，多路复用器地址输入端ADR1、ADR2的状态就被固定并且用于采样装置31的时钟采样信号CLK被选择。应当注意，由锁存电路L存储某个值只是一个可能的实施例。本领域的技术人员易于认识到也可以应用其它的方法。例示的是锁存电路，其在时钟输入端LC上出现下降沿时锁定，也可以是任意其它的寄存器或存储器电路。

[0032] 还应当注意，尽管在图3中数字信号DS是与锁存电路L的时钟输入端LC硬连线的，但是也可以有用于在数字信号DS的第一特征部分出现之后(在此例中是在第一上升沿LE之后)切断连接的途径，这样锁定值会保持稳定，即使数字信号包含其它的上升沿。一个简单的例子是在锁存电路L与输入端36之间的电子开关，该电子开关在一个初始序列之后断开，例如当包含根据本发明的电路30的应答器进入阅读器站点的电磁场时(严格地说是当阅读器站点发射无线信号的一个初始序列时)。然而该开关可以再次闭合，例如在要求另外一次同步时。

[0033] 图2示出了带有上升沿LE的数字信号DS的示例。在上升沿LE的时间点，锁存地址输入端LA1、LA2的状态为“11”。因此，第三时钟信号23被用作采样装置31的采样时钟CLK。第三时钟信号23是其第一上升沿紧随数字信号DS的上升沿LE的时钟信号。

[0034] 图3的电路30包括时钟发生器，该时钟发生器生成4个时钟信号21-24。不过，根据本发明的电路不限于4个时钟信号。此外，电路30包括环形振荡器1作为时钟发生器。其它类型的时钟发生器也是可行的。图4示出了产生时钟信号21-24的时钟发生器40的第二实施例。时钟发生器40可以用于电路30。

[0035] 图4所示的时钟发生器40包括振荡器41(可以是例如石英晶体振荡器)、延迟元件42、第一反相器43和第二反相器44。振荡器41输出基准时钟信号，在此实施例中该基准时钟信号为第一时钟信号21。延迟元件42被连接在振荡器41的下游，并且使第一时钟信号21延迟T/4的时间周期，对应于90°的相移。延迟元件42的输出信号是第二时钟信号22。第一反相器43同样被连接至振荡器41的下游并且使第一时钟信号21反相。于是第一反相器43的输出信号为第三时钟信号23。第二反相器44连接在延迟元件42的下游并且使第二时钟信号22反相。于是延迟元件42的输出信号是第四时钟信号24。

[0036] 尽管时钟发生器40显然需要电源来工作，但为了简明起见，在附图中并未示出提供适当供电电压的适当的供电电源。

[0037] 图5示出了时钟发生器50的示例，在此实施例中其不是提供4个而是提供5个时钟信号51-55。这样，如果将其用于图3所示的电路30，则多路复用器MX必须用5转1多路复用器来代替。5个时钟信号51-55中的每一个均相对其在前和在后时钟信号相移72°。

[0038] 时钟发生器50包括振荡器OS(可以是石英晶体振荡器，也可以应用其它振荡器)、第一延迟元件56、第二延迟元件57、第三延迟元件58和第四延迟元件59。振荡器OS输出基准时钟信号，该基准时钟信号是由时钟发生器50生成的第一时钟信号51。

[0039] 四个延迟元件56-59均连接在振荡器OS的下游。第一延迟元件56使第一时钟信号51延迟T/5的时间周期(等价于72°的相移)来生成第二时钟信号52。第二延迟元件57使第一时钟信号51延迟2T/5的时间周期(144°)来生成第三时间信号53。第三延迟元件58使第一时钟信号51延迟3T/5的时间周期(214°)来生成第四时间信号54，并且第四延迟元件59使第一时钟信号51延迟4T/5的时间周期(288°)来生成第五时间信号
55。

[0040] 尽管时钟发生器50显然需要电源来工作，但为了简明起见，在附图中并未示出提供适当供电电压的适当的供电电源。

[0041] 环形振荡器1和时钟发生器40、50均生成多个时钟信号21-24和51-55，每个时钟信号都具有相同的循环周期T以及相对于在前和在后时钟信号的相同相移。

[0042] 图6示出了具有环形振荡器60的形式的时钟发生器的实施例，该环形振荡器60也可以用于图3所示的电路30。环形振荡器60生成4个时钟信号61-64，每个时钟信号均具有相同的循环周期，但不是滞后在前时钟信号相同的时间周期。

[0043] 在此实施例中，环形振荡器60包括反相器65、第一延迟元件66、第二延迟元件67、第三延迟元件68和第四延迟元件69。反相器65的输出端连接至第一延迟元件66的输入端，第一延迟元件66的输出端连接至第二延迟元件67的输入端，第三延迟元件68的输出端连接至第四延迟元件69的输入端，而第四延迟元件69的输出端连接至反相器65的输入端，从而闭合环形振荡器6。每个延迟元件66-69均使输入信号延迟固定的时间周期，该时间周期对应于由环形振荡器60生成的多个时钟信号的45°相移。于是，在第一时钟信号61和第二时钟信号62之间、在第二时钟信号62和第三时钟信号63之间、在第三时钟信号
63与第四时钟信号64之间存在45°的相移，并且在第四时钟信号64和(随后的)第一时钟信号61之间存在225°的相移。很容易看到时钟信号61-64的上升沿和下降沿不是沿时间均匀分布的。然而本发明还是适用于时钟发生器的此类实施例。

[0044] 尽管环形振荡器60需要电源来工作，但为了简明起见，在附图中并未示出提供适当供电电压的适当的供电电源。然而，环形振荡器60在高于特定的电压阈值时才开始自发振荡。

[0045] 应当注意，前述示例中的全部时钟信号均具有50％的占空比，这意味着时钟信号为“0”或“1”的时间周期是相等的。然而，这种措施对于本发明来说不是必须的。本领域的技术人员易于认识到本发明还能以具有不同占空比的时钟信号来很好地工作。

[0046] 最后，应当注意上述实施例对本发明进行说明而不是限定，并且本领域的技术人员将能够在不偏离由所附权利要求限定的发明范围的前提下设计很多替代实施例。在权利要求中，置于括号中的参考标号不应当被理解为对权利要求进行限定。动词“包括”及其变体不会排除处在任意权利要求或整个说明书之外的元件或步骤的存在。元件的单数引用不排除这些元件的复数引用，反之亦然。在列举了数种装置的设备权利要求中，这些措施中的一些可以由同一硬件实现。在彼此不同的从属权利要求中提到特定的措施这一情况并不表示这些措施的组合不能够用来获益。

标题	发布/更新时间	阅读量
时钟信号发生器-专利编号CN100338875C	2020-05-11	288
时钟信号发生器-专利编号CN108123701A	2020-05-13	521
时钟信号发生器-专利编号CN1773855A	2020-05-11	311
时钟信号发生器-专利编号CN1218490C	2020-05-12	483
复合时钟信号-专利编号CN1121755A	2020-05-13	874
时钟信号控制器-专利编号CN104734672B	2020-05-13	221
时钟信号发生器-专利编号CN102684654B	2020-05-12	353
时钟信号发生器-专利编号CN108123755A	2020-05-11	322
时钟信号控制器-专利编号CN104734672A	2020-05-11	1019
时钟信号发生器-专利编号CN1364340A	2020-05-12	353

用于生成时钟信号的电路和方法

用于生成时钟信号的电路和方法

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