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时钟信号发生器

阅读：354发布：2020-05-12

IPRDB可以提供时钟信号发生器专利检索，专利查询，专利分析的服务。并且本发明实施例提供一种时钟信号发生器，该时钟信号发生器应用于支持多种波特率下数据传输的物理层子系统，所述时钟信号发生器包括：源时钟信号产生器，以及分别与所述源时钟信号产生器的输出端连接的两个或两个以上的处理器；所述源时钟信号产生器根据所述子系统内参考时钟的基准信号输出多个相同频率的源时钟信号；所述处理器根据过采样技术通过数字逻辑电路将所述多个源时钟信号进行分频处理，得到与所述子系统中数据传输的波特率对应的同步时钟信号，以实现数据在所述波特率下传输时的定时和收发功能。上述时钟信号发生器用于解决现有技术中时钟发生器占据面积大、功耗大的问题。，下面是时钟信号发生器专利的具体信息内容。

权利要求

1.一种时钟信号发生器，应用于支持多种波特率下数据传输的物理层子系统，其特征在于，包括：源时钟信号产生器，以及分别与所述源时钟信号产生器的输出端连接的两个或两个以上的处理器；

所述源时钟信号产生器根据所述子系统内参考时钟的基准信号输出多个相同频率的源时钟信号；

所述处理器根据过采样技术通过数字逻辑电路将所述多个源时钟信号进行分频处理，得到与所述子系统中数据传输的波特率对应的同步时钟信号，以实现数据在所述波特率下传输时的定时和收发功能。

2.根据权利要求1所述的时钟信号发生器，其特征在于，当所述子系统中数据传输的波特率为125M时，所述源时钟信号产生器，具体用于根据所述基准信号产生8个频率为1Ghz的源时钟信号；在所述各个源时钟信号中，任意相邻的两个源时钟信号的相位间隔为125ps；

相应地，所述处理器具体包括：第一分频模块、连接该第一分频模块的第一时钟信号输出模块；

所述第一分频模块，将所述源时钟信号产生器输出的8个源时钟信号中的每一源时钟信号进行打拍处理，得到64个第一时钟信号；其中，所述每一源时钟信号对应8个第一时钟信号，且所述8个第一时钟信号中任意相邻的两个第一时钟信号的相位间隔为1ns；

所述第一时钟信号输出模块，根据所述子系统中预设的控制信号从所述第一分频模块得到的所有第一时钟信号中选取一个第一时钟信号，并将所选取的第一时钟信号作为所述子系统中波特率为125M的数据码流的同步时钟信号。

3.根据权利要求2所述的时钟信号发生器，其特征在于，所述第一分频模块包括：

8个并联的8分频电路，每一8分频电路对所述源时钟信号产生器输出的一个频率为

1Ghz的源时钟信号进行分频处理，获得8个频率为125Mhz的第一时钟信号。

4.根据权利要求3所述的时钟信号发生器，其特征在于，所述8分频电路包括：分频器和8个D触发器；

其中，所述8个D触发器串联，构成一个D触发器阵列；所述源时钟信号产生器输出的一个源时钟信号分别输入所述分频器的输入端和所述8个D触发器中每一D触发器的时钟信号输入端；以及所述分频器的输出端连接所述D触发器阵列的输入端；

所述8个D触发器中每一D触发器的输出端连接所述第一时钟信号输出模块，以输出所述第一时钟信号。

5.根据权利要求4所述的时钟信号发生器，其特征在于，所述第一时钟信号输出模块，具体包括：多个带选通功能的反相器，所述多个反相器按照金字塔状结构连接，且每一反相器接收所述子系统中预设的控制信号，在所述控制信号为高电平时，输出该反相器的输入端所接收的第一时钟信号。

6.根据权利要求1所述的时钟信号发生器，其特征在于，当所述子系统中数据传输的波特率为10M时，所述源时钟信号产生器，具体用于根据所述基准信号产生8个频率为1Ghz的源时钟信号；在所述各个源时钟信号中，任意相邻的两个源时钟信号的相位间隔为125ps；

相应地，所述处理器具体包括：第二分频模块；

所述第二分频模块，对所述源时钟信号产生器输出的8个源时钟信号进行选择性的打拍处理，并将打拍处理后得到的第二时钟信号作为所述子系统中波特率为10M的数据码流的同步时钟信号。

7.根据权利要求6所述的时钟信号发生器，其特征在于，所述第二分频模块为25/4的分频电路；

所述25/4的分频电路，具体用于对5个频率为1Ghz的源时钟信号的25个周期进行分频处理，获得4个周期的频率为160Mhz的第二时钟信号。

8.根据权利要求1至7任一所述的时钟信号发生器，其特征在于，所述源时钟信号产生器为锁相环电路。

9.一种芯片，包括产生基准信号的晶振，其特征在于，还包括如权利要求1-8任一项所述的时钟信号发生器；

所述晶振与所述时钟信号发生器的源时钟信号产生器的输入端连接，用于为所述源时钟信号产生器提供基准信号。

说明书全文

时钟信号发生器

技术领域

[0001] 本发明实施例涉及通信领域，尤其涉及一种时钟信号发生器。

背景技术

[0002] 在当前的电子系统中，业内人士采用千兆位以太网物理层(英文全称Gigabit Ethernet Physical layer，简称GEPHY)或者快速以太网物理层(英文全称Fast Ethernet Physical layer，简称FEPHY)指代其所对应的相应层次的电路单元。

[0003] 通常，GEPHY/FEPHY中必须包含时钟发生器，其用于解决各种传输速率下数据码流的定时、收发等功能。当前的GEPHY/FEPHY的时钟发生器需要覆盖两种传输速率如125M波特率(Baud)和10MBaud所需要的时钟信号。

[0004] 现有的GEPHY/FEPHY中设置的能够覆盖上述两种传输速率的时钟发生器包括：两个锁相环电路、多个模拟混频器电路；其中，两个锁相环电路并列设置，每一锁相环电路的输出端连接相适应的模拟混频器电路，以便通过模拟混频器电路的输出端输出适用125M波特率/10M波特率的传输速率的时钟信号。

[0005] 然而，现有技术方案中，由于包括多个锁相环电路和多个模拟混频器，功耗较大，且需要占据较多芯片面积，不利于芯片的小型化，且不利于降低整个芯片成本。

发明内容

[0006] 本发明实施例提供一种时钟信号发生器，用于解决现有技术中时钟发生器功耗大、占据面积大的问题。

[0007] 本发明实施例提供的时钟信号发生器，应用于支持多种波特率下数据传输的物理层子系统，该时钟信号发生器包括：

[0008] 源时钟信号产生器，以及分别与所述源时钟信号产生器的输出端连接的两个或两个以上的处理器；

[0009] 所述源时钟信号产生器根据所述子系统内参考时钟的基准信号输出多个相同频率的源时钟信号；

[0010] 所述处理器根据过采样技术通过数字逻辑电路将所述多个源时钟信号进行分频处理，得到与所述子系统中数据传输的波特率对应的同步时钟信号，以实现数据在所述波特率下传输时的定时和收发功能。

[0011] 本发明实施例提供的芯片，所述芯片包括产生基准信号的晶振，其中，该芯片还包括如上任一所述的时钟信号发生器；

[0012] 所述晶振与所述时钟信号发生器的源时钟信号产生器的输入端连接，用于为所述源时钟信号产生器提供基准信号。

[0013] 由上述技术方案可知，本发明实施例的时钟信号发生器，通过一个源时钟信号产生器输出多个相同频率的源时钟信号，进而通过处理器根据过采样技术将多个源时钟信号通过数字逻辑电路进行分频处理，得到与子系统中数据传输的波特率对应的同步时钟信号，以实现数据在所述波特率下传输时的定时和收发功能；与现有技术相比较，本发明实施例提供的时钟信号发生器，仅使用一套锁相环电路，且不采用混频器等模拟电路，而是使用全数字逻辑电路，大大简化了时钟信号发生器的设计，使得包含该时钟信号发生器的芯片的尺寸能够进一步缩小，降低了成本，同时降低了整体功耗。

附图说明

[0014] 图1为本发明一实施例提供的时钟信号发生器的示意图；

[0015] 图2为本发明另一实施例提供的时钟信号发生器的示意图；

[0016] 图3为本发明另一实施例提供的时钟信号发生器的处理器的示意图；

[0017] 图4为本发明另一实施例提供的时钟信号发生器的锁相环电路的示意图；

[0018] 图5为本发明另一实施例提供的时钟信号发生器的8分频电路的示意图；

[0019] 图6为本发明另一实施例提供的时钟信号发生器的第一时钟信号输出模块的示意图；

[0020] 图7为本发明另一实施例提供的时钟信号发生器的示意图；

[0021] 图8为本发明另一实施例提供的时钟信号发生器的第二分频模块的部分结构示意图；

[0022] 图9为本发明另一实施例提供的时钟信号发生器的第二分频模块的部分结构示意图；

[0023] 图10A至图10D为本发明另一实施例提供的时钟信号发生器的第二分频模块的部分结构示意图；

[0024] 图11为本发明另一实施例提供的时钟信号发生器的第二分频模块的部分结构示意图；

[0025] 图12为本发明另一实施例提供的时钟信号发生器的第二分频模块的信号示意图。

具体实施方式

[0026] 图1示出了本发明一实施例提供的时钟信号发生器的示意图，如图1所示，本实施例中的时钟信号发生器应用于支持多种波特率下数据传输的物理层子系统，其包括：源时钟信号产生器11，以及分别与源时钟信号产生器11的输出端连接的两个或两个以上的处理器12；

[0027] 其中，源时钟信号产生器11根据物理层子系统内参考时钟的基准信号输出多个相同频率的源时钟信号；

[0028] 所述处理器12根据过采样技术通过数字逻辑电路将多个源时钟信号进行分频处理，得到与所述子系统中数据传输的波特率对应的同步时钟信号，以实现数据在所述波特率下传输时的定时和收发功能。

[0029] 本实施例中的数字逻辑电路位于处理器中。具体地，图3、图5、图6、图8、图9等举例示出了数据逻辑电路的部分结构或全部结构。

[0030] 举例来说，本实施例中的时钟信号发生器位于某一芯片上时，该芯片中的数据传输的波特率为两个，例如数据传输的波特率为125M和10M。此时，时钟信号发生器中的处理器为两个，连接源时钟信号产生器的每一处理器得到与所述子系统中数据传输的波特率对应的同步时钟信号，以实现数据在所述波特率下传输时的定时和收发功能。

[0031] 本实施例的时钟信号发生器通过一个源时钟信号产生器输出多个相同频率的源时钟信号，进而通过处理器根据过采样技术将多个源时钟信号通过数字逻辑电路处理，得到与所述子系统中数据传输的波特率对应的同步时钟信号。

[0032] 在另一实施例中，如图2所示，本实施例中的时钟信号发生器包括：源时钟信号产生器11和两个处理器12。

[0033] 当然，在实际应用中，前述的125M波特率和10M波特率的数据传输可以支持GEPHY所在系统中的1000BASE-T/100BASE-TX/10BASE-T的速度等级；进一步地，125M波特率和10M波特率的数据传输还支持FEPHY所在的系统中的100BASE-TX/10BASE-T的速度等级。

[0034] 由此，在本实施例中设置一个源时钟信号产生器11和两个并列的包括采用数据逻辑电路的处理器12；一处理器12通过内部的数字逻辑电路输出与子系统中数据传输的125M波特率对应的同步时钟信号，另一处理器12通过内部的数字逻辑电路输出与子系统中数据传输的10M波特率对应的同步时钟信号，进而制备上述的时钟信号发生器能够较好的节省成本，同时能够减小时钟信号发生器在芯片中所占的面积。

[0035] 具体地，采用上述的时钟信号发生器输出适用子系统中数据传输的125M波特率的第一时钟信号、10M波特率的第二时钟信号如下文所述。

[0036] 图3示出了本发明另一实施例所提供的时钟信号发生器的处理器的示意图，如图3所示，在所述子系统中数据传输的波特率为125M时，前述的源时钟信号产生器11具体用于根据基准信号产生8个频率为1Ghz的源时钟信号，且在各个源时钟信号中，任意相邻的两个源时钟信号的相位间隔为125ps。

[0037] 相应地，本实施例中的处理器具体包括：第一分频模块121、连接该第一分频模块121的第一时钟信号输出模块122；

[0038] 其中，第一分频模块121用于将源时钟信号产生器输出的8个源时钟信号中的每一源时钟信号进行打拍处理，得到64个第一时钟信号；其中，每一源时钟信号对应8个第一时钟信号，且8个第一时钟信号中任意相邻的两个第一时钟信号的相位间隔为1ns；

[0039] 第一时钟信号输出模块122根据物理层子系统中预设的控制信号从第一分频模块得到的所有的第一时钟信号中选取一个第一时钟信号，并将所选取的第一时钟信号作为所述子系统中波特率为125M的数据码流的同步时钟信号。

[0040] 举例来说，本实施例中的源时钟信号产生器包括：锁相环电路；第一分频模块包括：8个并联的8分频电路，每一8分频电路对源时钟信号产生器输出的一个频率为1Ghz的源时钟信号进行分频处理，获得8个频率为125Mhz的第一时钟信号。

[0041] 如图4所示，图4中示出了本发明一实施例中的时钟信号发生器中所使用的锁相环电路的示意图。本实施例的锁相环包括鉴频器(Phase Frequency Detector，简称PFD)、电荷泵(Charge Pump，简称CP)、压控振荡器(Voltage Controlled Oscillator，简称VCO)、反馈分频器等电路元件；上述的压控振荡器输出8个频率为1Ghz的源时钟信号(源_0、源_1、源_2、源_3、源_4、源_5、源_6、源_7)。

[0042] 其中，PFD和CP主要用于将基准信号与反馈分频器反馈的信号之间的相位误差信号转换成电流信号；图4中的电路元件R2、R3、C1、C2、C3组成环路滤波器，用于对电流信号进行滤波处理，进而将滤波后的电流信号通过V-I转换器(如积分转换)后输出电压信号，进而使VCO输出上述的8个频率为1Ghz的源时钟信号，且相邻的两个源时钟信号之间的相位差为125ps(例如，源1、源2之间的相位差为125ps)。前述的反馈分频器用于将VCO输出的源时钟信号进行分频并反馈至鉴相器。

[0043] 特别地，图4中所示的压控振荡器是由四级差动电路组成，可输出均匀的8个频率为1Ghz的源时钟信号。

[0044] 需要说明的是，前述的源时钟信号中任意相邻两个信号的上升沿之间(如源1、源2的上升沿之间)的间隔是125ps。

[0045] 当然，本实施例中的锁相环电路可为现有技术中的任一锁相环电路，其能够输出频率、相位均符合后续处理器所使用的源时钟信号即可，本实施例中不限定为图4所示的一种锁相环电路的结构。

[0046] 与现有技术相比较，本实施例提供的时钟信号发生器，仅使用一套锁相环电路，且不采用混频器等模拟电路，而是使用全数字逻辑电路，大大简化了时钟信号发生器的设计，使得包含该时钟信号发生器的芯片的尺寸能够进一步缩小，降低了成本，同时降低了整体功耗。

[0047] 如图5所示，图5示出了本发明另一实施例提供的时钟信号发生器所使用的8分频电路的示意图。需要说明的是，本实施例中的8分频电路的输入信号为源时钟信号产生器11输出的一个源时钟信号(如图4中所示的源1)，即8分频电路的输入端连接所述源时钟信号产生器11的一个输出端，8分频电路的输出端连接第一时钟信号输出模块122的一个输入端(如图3所示)。

[0048] 该图5中所示出的8分频电路仅为举例说明第一分频模块中的部分电路，实际中的第一分频模块包括8个并列的8分频电路。

[0049] 本实施例的8分频电路51包括：分频器511和8个D触发器512；

[0050] 其中，8个D触发器串联，构成一个D触发器阵列，源时钟信号产生器输出的一个源时钟信号分别输入分频器的输入端和8个D触发器中每一D触发器的时钟信号输入端，以及

[0051] 分频器511的输出端连接D触发器阵列的输入端；8个D触发器中每一D触发器的输出端连接第一时钟信号输出模块122，以输出前述的第一时钟信号。

[0052] 也就是说，分频器511的输入端连接源时钟信号产生器11输出的一个源时钟信号(如源1)，分频器511的输出端连接8个D触发器512的时钟信号输入端D；

[0053] 8个D触发器512即D触发器阵列的输入端CP连接源时钟信号产生器的输出端，即D触发器阵列的输入端CP接收输入分频器511的源时钟信号(如源0至源7)；

[0054] 8个D触发器512中每一D触发器512的输出端Q输出第一时钟信号，且8个第一时钟信号中任意相邻的两个第一时钟信号的相位间隔为1ns。

[0055] 具体地，D触发器阵列输出的64个第一时钟信号如下表所示：

[0056]

[0057]

[0058] 上述表格中横向相邻的两个第一时钟信号之间的相位差为1ns；如CLK02、CLK03之间的相位差为1ns；纵向相邻的两个第一时钟信号之间的相位差为125ps，如CLK14、CLK24之间的相位差为125ps，以及64个第一时钟信号的频率均为125Mhz。

[0059] 需要说明的是，图5中示出的“delay”为在仿真实验中可根据实际需求设置的延时器。

[0060] 如图6所示，图6示出了本发明另一实施例提供的时钟信号发生器所使用的第一时钟信号输出模块的示意图；本实施例中的第一时钟信号输出模块122包括：多个带选通功能的反相器61，所述多个反相器61按照金字塔状结构连接，每一反相器接收所述子系统中预设的控制信号或接收所述子系统中其他电路元件发送的控制信号(如下例举的Sel<5:0>)，在控制信号为高电平时，反相器输出该反相器的输入端所接收到的第一时钟信号，进而第一时钟信号输出模块按照前述的物理层子系统中的控制信号从第一分频模块输出的64个第一时钟信号中选取一个第一时钟信号。通常，相对于每一反相器来说，业内人士将控制信号称为反相器的使能信号。

[0061] 需要说明的是，上述金字塔状结构的反相器的数量变化从左到右是按照6 5 4 3 2 1 0
2-2-2-2-2-2-2 进行递减的。

[0062] 当然，在其他实施例中，上述第一时钟信号输出模块122中的多个反相器也可以按照其他方式排列，本实施例对反相器的数量和排列方式不进行限定，只要通过物理层子系统中的控制信号能够借助排列的多个反相器从上述64个第一时钟信号中选取一个与数据传输的125M波特率对应的第一时钟信号即可。

[0063] 上述选取64个第一时钟信号中的一个第一时钟信号输出，能够满足GEPHY所在的系统的性能要求，同时也能够降低单个相位所涉及的精确度的要求。特别地，针对IEEE最新的数据码流畸变标准，可以保证在最恶劣的情况下设计仍然有相当的冗余度。

[0064] 如图6所示，GEPHY/FEPHY所在的系统输出相位选择控制信号如Sel<5:0>，以及结合输出的CLK-OUT以通过D触发器输出控制信号如图中的S<0>，S<1>，S<2>，S<3>，S<4>，S<5>(简称S<5:0>)，进而选择出与数据传输的125M波特率对应的第一时钟信号。

[0065] 上述的控制信号为实际应用中的GEPHY/FEPHY所在的系统设定的。

[0066] 优选地，图6中在CLK-OUT输出侧还增加一毛刺去除模块62，其用于将预输出的CLK-OUT的毛刺进行处理，以输出没有毛刺的第一时钟信号。

[0067] 由上，上述的时钟信号发生器通过一个锁相环电路产生多个源时钟信号，进而采用多个源时钟信号通过第一分频模块、第一时钟信号输出模块输出与数据传输的125M波特率对应的第一时钟信号，进而大大简化了时钟信号发生器的设计，使得包含该时钟信号发生器的芯片的尺寸能够进一步缩小，降低了成本，同时降低了整体功耗。

[0068] 另外，在另一实施例中，如图7所示，在物理层子系统中数据传输的波特率为10M时，源时钟信号产生器具体用于根据基准信号产生8个频率为1Ghz的源时钟信号，在各个源时钟信号中，任意相邻的两个源时钟信号的相位间隔为125ps；本实施例中的源时钟信号产生器可如图4中所示的锁相环电路。

[0069] 在本实施例中，处理器具体包括：第二分频模块71，其用于对源时钟信号产生器输出的8个源时钟信号进行选择性的打拍处理，并将打拍处理后得到的第二时钟信号作为子系统中波特率为10M的数据码流的同步时钟信号。

[0070] 在本实施例中，第二分频模块71包括25/4的分频电路；该25/4的分频电路具体用于对5个频率为1Ghz的源时钟信号的25个时钟周期进行分频处理，获得4个周期的频率为160Mhz的第二时钟信号。

[0071] 具体地，如图8、图9、图10A、图10B、图10C、图10D和图11以分解的方式示出了本实施例中的第二分频模块的电路结构。

[0072] 图8示出的是一个2比特输出的节拍发生器的电路图，图8所示的节拍发生器用于控制4个160Mhz的第二时钟信号的产生时机，其对应的节拍输出可为图8中所示的rhythm<1:0>。结合图11的时序图来看，rhythm<1:0>对应为2’b00、2’b01、2’b10、2’b11；

[0073] 其中，2’b00、2’b01、2’b10、2’b11的周期分别为7ns、6ns、6ns、6ns。

[0074] 在图8中，需要说明的是，图中的“rhythm”表示节拍发生器的输出信号的名称，它的宽度为2位，rhythm可以取值2’b00，2’b01，2’b10，2’b11用来标记4个周期。“counter”是一个3比特的计数器的输出，用来辅助节拍发生器控制各个节拍的产生。

[0075] 图8中的信号set_0为图10A中所输出的信号。rs1_n为GEPHY/FEPHY所在的系统输出的异步复位信号。

[0076] 图9是一个3比特(bit)的计数器的电路图，由于7ns、6ns、6ns、6ns(总和为25ns)中产生4个周期的频率为160Mhz的时钟，因此，计数器是通过计数3个8拍再加一个清零信号3’b000构成25拍，即25ns的计数周期。

[0077] 图10A至图10B示出了产生置位信号(如set_0、set_1、set_2、set_3)的电路结构。应了解的是，本实施例中的源时钟信号的频率为1Ghz的，故上述图10A至图10D的置位信号(如set_0、set_1、set_2、set_3)由一系列的“预置位”信号辅助生成。

[0078] 在图10A至图10D中，pre_set_0～2即为“预置位”信号，set_0～3为置位信号。clk_1是相位(时钟上升沿)落后clk_0为250ps的1Ghz时钟；clk_2落后clk_1为250ps；clk_3落后clk_2为250ps；clk_3p5落后clk_3为125ps。它们都是表示频率为
1Ghz的源时钟信号。

[0079] 另外，图9至图11中所示的clk_0、clk_1、clk_2、clk_3、clk_3p5与源时钟信号的对应关系如下表：

[0080]clk_0 clk_1 clk_2 clk_3 clk_3p5
源_0 源_2 源_4 源_6 源_7

[0081] 其中，clk_0、clk_1、clk_2、clk_3相邻的信号之间的相位相差250ps，clk_3、clk_3p5之间的相位相差125ps。

[0082] 为方便说明，图8至图11中均采用clk_0、clk_1、clk_2、clk_3、clk_3p5表示源时钟信号的输入。

[0083] 图10A至图10D分别为160Mhz的第二时钟信号的上升沿的控制产生电路图。由于rhythm<1:0>对应为2’b00、2’b01、2’b10、2’b11；且周期分别为7ns、6ns、6ns、6ns，以及160Mhz的第二时钟信号的周期为25/4＝6.25ns。因此160Mhz的时钟的每个上升沿都要在rhythm<1:0>中6ns的周期的基础上再延迟250ps。即采用比上一个产生控制置位信号的时钟迟滞250ps的时钟产生当前的置位信号。

[0084] 例如，rhythm<1:0>为2’b00时，clk_1控制set_0产生160Mhz的第二时钟信号的上升沿；依次类推，

[0085] rhythm<1:0>为2’b01时，clk_2控制set_1产生160Mhz的第二时钟信号的上升沿；

[0086] rhythm<1:0>为2’b10时，clk_3控制set_2产生160Mhz的第二时钟信号的上升沿；

[0087] rhythm<1:0>为2’b11时，clk_0控制set_3产生160Mhz的第二时钟信号的上升沿。

[0088] 相对应地，在图10A至图10D中，set_low_0、set_low_1、set_low_2、set_low_3(简称set_low_0～3)为160Mhz的第二时钟信号的下降沿的控制信号，set_0与set_low_0对应，set_1与set_low_1对应，set_2与set_low_2对应，set_3与set_low_3对应。

[0089] 另外，需要说明的是，图8所示的节拍发生器和图9所示的计数器所使用的均为clk_0；

[0090] 置位信号set_0、set_1、set_2、set_3(简称set_0～3)以及set_low_0～3从低电平变为高电平仅持续1ns的脉冲周期后转变为低电平；

[0091] 图12中示出了信号的关系图，结合图8至图12，以下简单说明25/4的分频电路的工作过程。

[0092] 当rst_n为低时，整体电路处于复位状态，图11中的D触发器输出为0，因此图8所示的rhythm<1:0>输出为2’b00；图9所示的计数器输出也为0；图10A至图10D所示的set_0～3及set_low_0～3也都为0，此时，clock输出也为0。

[0093] 当rst_n从低变为高后，图9所示的计数器(counter)开始计数，当counter计数到5后，图10A中的pre_set_0在clk3p5上升沿来临后变为高，在下一个clk_1上升沿来临时，set_0变为高，使得图11中D触发器置位，clock输出从低变为高。另外，从图11可知此时set_low_0～3全部为低，因此，clock持续保持高电平。

[0094] 在set_0变为高时，图8中的rhythm<1:0>在下一个clk_0上升沿来临时从2’b00变为2’b01并保持不变。图9所示的counter继续计数，直到counter变为0时，set_low_1变为高，使得图11中的D触发器的输入信号D从高变为低，因此在下一个clk_0的上升沿来临时clock的输出从高变为低并保持低电平不变。

[0095] 图9所示的counter持续计数，在计到3时，图10B中的pre_set_1在下一个clk_0上升沿来临时变为高，同时set_1在clk_2高电平来临时变为高，使得图11中的set信号变为高，clock重新从低变为高，开始160Mhz时钟的一个新的周期。

[0096] 同时，在pre_set_1变为高电平时，图9所示的counter计数到4，在下一个clk_0上升沿来临时，图8中的rhythm<1:0>从2’b01变为2’b10。在这个过程中，图9的counter持续计数0～7循环反复。

[0097] 在counter计数到7时，set_low_2变为低，在下一个clk_0上升沿来临时clock输出从高变为低。

[0098] 以此类推，通过set_low_0～3变为高，使clock从高电平变到低电平并保持，直到set 0～3变为高时，对图11中D触发器做一次置位操作，使clock从低电平变到高电平。综上所述，通过图9中的counter及图8中的rhythm<1:0>的逻辑处理产生set_0～3及set_low_0～3即可控制160M时钟的上升沿及下降沿的产生，从而产生160M时钟。

[0099] 由上，通过25/4的分频电路可以得到4个周期的频率为160Mhz的第二时钟信号，且上述电路能够保证每4个周期刷新一次偏差。该160Mhz时钟提供给处理数据传输的10M波特率的GEPHY/FEPHY所在的子系统，以实现数据在所述波特率下传输时的定时和收发功能。上述输出第二时钟信号的处理器也是使用了“过采样技术”的好处，保证了足够的信噪比性能；同时能够降低成本，如可以与输出第一时钟信号的处理器使用同一个锁相环电路。进一步地，使得时钟信号发生器所占用的芯片面积减少。

[0100] 根据本发明的另一方面，本发明实施例还提供一种芯片，该芯片包括产生基准信号的晶振，以及所述芯片还包括如上任意实施例所述的时钟信号发生器；

[0101] 所述晶振与所述时钟信号发生器的源时钟信号产生器的输入端连接，用于为所述源时钟信号产生器提供基准信号。

[0102] 本领域普通技术人员可以理解：实现上述各实施例的全部或部分电路可通过数字逻辑元件组成。前述控制数字逻辑元件的程序可以存储于一计算机可读取存储介质中如ROM、RAM、磁碟或者光盘等。

[0103] 最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

标题	发布/更新时间	阅读量
时钟信号发生器-专利编号CN100338875C	2020-05-11	288
时钟信号发生器-专利编号CN108123701A	2020-05-13	521
时钟信号控制器-专利编号CN104734672B	2020-05-13	221
时钟信号发生器-专利编号CN102684654B	2020-05-12	354
时钟信号发生器-专利编号CN1773855A	2020-05-11	311
时钟信号发生器-专利编号CN1218490C	2020-05-12	484
复合时钟信号-专利编号CN1121755A	2020-05-13	874
时钟信号发生器-专利编号CN108123755A	2020-05-11	322
时钟信号控制器-专利编号CN104734672A	2020-05-11	1019
时钟信号发生器-专利编号CN1364340A	2020-05-12	353

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